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[해외논문] High performance of junctionless MOSFET with asymmetric gate

Superlattices and microstructures, v.97, 2016년, pp.8 - 14  

Wang, Y. ,  Tang, Y. ,  Sun, L.l. ,  Cao, F.

Abstract AI-Helper 아이콘AI-Helper

In this work, we propose a junctionless MOSFET with asymmetric gates (AG-JL MOSFET). This device is a double gate structure with a lateral offset between the gate, and this leads to different characteristic than a conventional double gate structure. Specifically, the asymmetric gate modulates the ef...

주제어

참고문헌 (19)

  1. IEEE Electron Device Lett. Barraud 33 9 1225 2012 10.1109/LED.2012.2203091 Scaling of trigate junctionless nanowire MOSFET with gate length down to 13 nm 

  2. Coquand 37 2012 Proceedings of the ULIS Conference Scaling of High-K/Metal-Gate trigate SOI nanowire transistors down to 10 nm width 

  3. IEDM Tech. Dig. Tachi 94 2009 Experimental study on carrier transport limiting phenomena in 10 nm width nanowire CMOS transistors 

  4. IEEE Trans. Electron Dev. Park 49 12 2222 2002 10.1109/TED.2002.805634 Multiple-gate SOI MOSFETs: device design guidelines 

  5. IEEE Trans. Electron Dev. Kuo 61 11 3821 2014 10.1109/TED.2014.2354436 High-performance GAA sidewall-damascened sub-10-nm in situ n+-doped Poly-Si NWs channels junctionless FETs 

  6. Nat. Nanotechnol. Colinge 5 3 225 2010 10.1038/nnano.2010.15 Nanowire transistors without junctions 

  7. IEEE Trans. Electron Dev. Choi 32 2 125 2011 10.1109/LED.2010.2093506 Sensitivity of threshold voltage to nanowire width variation in junctionless transistor 

  8. IEEE Trans. Electron Dev. Lee 57 3 620 2010 10.1109/TED.2009.2039093 High-temperature performance of silicon junctionless MOSFETs 

  9. Appl. Phys. Lett. Lee 94 5 053511 2009 10.1063/1.3079411 Junctionless multigate field-effect transistor 

  10. IEEE Trans. Electron Dev. Park 49 12 2222 2002 10.1109/TED.2002.805634 Multiple-gate SOI MOSFETs: device design guidelines 

  11. Kranti 357 2010 Proceedings of the European Solid-State Device Research Conference (ESSDERC) Junctionless nanowire transistor (JNT): properties and design guidelines 

  12. IEEE Trans. Electron Dev. Sahu 35 3 411 2014 10.1109/LED.2013.2297451 Charge-plasma based process variation immune junctionless transistor 

  13. IEEE Trans. Electron Dev. Yeh 36 2 150 2015 10.1109/LED.2014.2378785 Characterizing the electrical properties of a novel junctionless poly-Si ultrathin-body field-effect transistor using a trench structure 

  14. IEEE Trans. Electron Dev. Wong 14 5 878 2015 Junctionless gate-all-around pFETs using in-situ boron-doped Ge channel on Si 

  15. IEEE Trans. Electron Dev. San Jose 60 4 1342 2013 10.1109/TED.2013.2247765 Semianalytical model of the subthreshold current in short-channel junctionless symmetric double-gate field-effect transistors 

  16. IEEE Trans. Electron Dev. Baruah 61 1 123 2014 10.1109/TED.2013.2292852 A dual-material gate junctionless transistor with high-k spacer for enhanced analog performance 

  17. Synopsys Inc., San Jose, CA, Synopsys Sentaurus TCAD Tools. (2011). 

  18. IEEE Trans. Electron Dev. Gundapaneni 59 4 1023 2012 10.1109/TED.2012.2185800 Effect of band-to-band tunneling on junctionless transistors 

  19. Trevisoli 1 2015 Effective Channel Length in Junctionless Nanowire Transistors. Microelectronics Technology and Devices (SBMicro) 

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