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문제 정의
- 셋째 라운드 연산에서 ShiftRow 변환은 State의 행 단위로 처리되고, MixColumn 변환은 열 단위로 처리되므로 라운드 연산을 전반부(ByteSub 및 ShiftRow 변환)와 후반부(MixColumn 변豆 라운드 키 가산) 두 부분으로 나누고, 이들 사이에 서브 파이프라인을 삽입함으로써 암. 복호화 연산의 처리속도가 향상되도록 하였다 넷 째 128-b/192-b/256-bS] 마스터 키 길이를 지원하기 위한 on-the-fly 키 스케줄러는 하드웨어가 복잡하고 지연경로가 길어 전체 암호 프로세서의 성능을 제한하 는 요인이 된다 본 논문에서는 라운드 변환의 전반부 4 클록 주기에 라운드 키를 on4he-fly 방식으로 생성 하는 효율적인 키 스케줄링 회로를 고안하였다
제안 방법
- 복호율이 향상되도록 하였다. 라운드 처리부를 구성하는 주요 블록 들이 암호화 연산과정과 복호화 연산과정에서 하드웨 어 자원을 공유할 수 있도록 설계하였으며, 이를 통해 게이트 수 감소와 저전력 특성을 갖도록 하였다 또한 3가지 키 길이에 대한 라운드 키를 라운드 변환의 전반부 4클록 주기에 on-the-fly 방식으로 생성하는 효율적인 희로구조 제안하였다.
- 본 논문에서 설계된 on~the/ly 방식의 키스케줄러 는 그림 4와 같으며, 외부에서 입력되는 키 길이 지정 신호(ks), 암호/복호 동작모드신호(mode), 그리고 지정된 비트 길이의 마스터키를 받아 매 라운드 변휜에 사용되는 12&b의 라운드 키를 생성한다 초기 라윤드 키 는 모드신호에 의하여 암호키 저장 레지스터의 상위 128七와 복호키 저장 레지스터의 하위 12&b 중에서 선택된다 첫 번째 확장 사이클에는 모드신호와 init 신호 에 의해 암호키 또는 복호키가 버스 라인으로 입력된 다 입력된 암호키/복호키는 모드에 따라 왼쪽 혹은 오른쪽으로 64-b 씩 이동하여 중간결과 레지스터(K0~ K7)에 저장된다 첫 번째 확장 사이클을 제외한 나머지 확장 사이클동안 중간결과 레지스터의 출력이 피드백되어 키 버스에 입력되면 나머지 동작은 첫 번째 확장 사이클과 동일한 과정으로 처리된다.
- 본 논문에서는 GF(2*) 에서 곱셈의 역원 연산을 lookup 테이블로 구현함으一로써 암호화와 복호화 과정에서 $box를 공유하여 사용하도록 하였다. 그림 3은 본 논문에서 제안된 공유 Sbox(Shared Sbox)의 구조이 며, GFC2, ) 에서 곱셈의 역원을 계산하는 lookup 테이블과 affine 변환 블록으로 구성된다 암호화 과정은 역원 계산 후에 affine 변환이 수행되며, 복호화 과정은 역 affine 변환이 먼저 수행된 후 역원이 계산된다 본 논문에서 제안된 공유 Sbox 구조를 사용하여 ByteSub/InvByteSub 블록을 합성한 결과, 8개의 S-Box (암호화 과정에 4개, 복호화 과정에 4개)를 사용하는 일반적인 방법에서는 3515 게이트로 구현되며, 4개의 SBox만을 사용하는 본 논문의 방법은 3, 190 게이트로 구현되어 ByteSub/InvByteSub 블록에서 약 42%의 게이트 감소가 얻어진다.
- 본 논문에서는 차세대 블록암호 표준 (AES)으로 선정된 Rijndael 암호 알고리듬용 프로세서 코어를 설계 하였다 블록 길이 12&b와 3가지 키 길이(12&b/ 192-b/256~b)> 지원하는 AES-128/192/256 알고리듬을 구현하였으며, 라운드 변환을 전반부와 후반부로 나누어 서브 파이프라인을 삽입함으로써 암.복호율이 향상되도록 하였다.
- 설계된 라운드 변환 블록의 내부 구조는 그림 2와 같으며, 암호화 연산과 복호화 연산의 하드웨어 공유가 극대화되도록 공유 바이트서브(Shared ByteSub) 블록, 공유 쉬프트로우(마med ShiftRow) 블록, 공유 믹스컬 럼(Shared MixCoUum) 블록의 구조를 제안하였다. 데이터 패스는 32-b로 구성되어 4행 X4■바이트의 State를 처리하는 서브 파이프라인 단은 4개의 클록으로 구현 된다 라운드 키는 해당 라운드의 전반부 처리가 진행 되는 동안 on-the-fly 방식으로 생성되어 해당 라운드의 후반부 처리기간에 가산된다.
- 첫째, Rijndael 알고리듬의 라운드 수는 마스터키의 길이 (128-b/192-b/25&b)에 따른 가변 라운드 구조를 가지므로 단일 라운드 연산회로를 사용하여 번의 라운드 연산이 반복 처리되도록 하였다. 둘째, 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 회로구조를 고안함으로써, 면적과 전력소모가 최소화되도록 하였다.
- 최근, 휴대형 징보 단말기를 통한 고속 정보 서비스의 확대와 함께 눌리적인 안전성이 강조되면서 전용 하드웨어를 이용한 보안 시스템의 구현이 궁극적인 방안으로 인식되고 있으며, AES Rijndael 알고리듬 전용 ASIC 설계作이와 FPGA 구현'71에 관한 연구 결과들이 발표되고 있다 본 논문에서는 AES Rijndael 암호 알고리듬의 전용 ASIC 및 FPGA 구현을 위한 효율적인 회 로구조를 제안하고 이를 Verilog-HDL로 설계한 후, FPGA로 구현하여 동작을 검증하였다
- 표 1은 문헌에 발표된 Rijnda아용 ASIC 구현사례의 성능을 본 논문의 설계결과와 비교한 것이다 문헌 [5卜[6]의 설계사례는 16개의 S~Box를 사용하여 128七씩 처리하는 회로구조를 가지며, 본 논문의 설계는 4개의 9Box 를 사용하여 32-b씩 처리하는 회로구조를 갖는다.
데이터처리
- 검증이 완료된 HDL 모델은 0.35*m CMOS 셀 라이 브러리와 Synopsys CAD 툴을 이용하여 회로합성을 하였다. 합성 결과, 라운드 처리부는 10400 게이트 on-the-fly 키 스케줄러는 14, 400 게이트, 그리고 제어부는 300 게이트로 구현되었으며, 전체 Rijnda이 암호 코어는 약 25, 000게이트로 구현되었다.
- 설계된 설계된 Rijndael 암호 코어는 Verilog-HDL료早 모델링 되었으며, AES 표준 공고안闯에 명시된 테스트 벡터를 이용하여 검증하였다 검증이 완료된 HDL 모델은 최종적으로 FPGA 구현을 통해 검증하였으며, 검증 시스템은 그림 5-(a)와 같다 FPGA 디바이스는 Xilinx XCV1000E를 사용하였으며, Visual C++ 언어로 테스트 프로그램을 작성하였다. 그림 5-b)는 검증시스 템의 실행 화면이며, 이미지 데이터를 암호화한 후 이를 다시 복호화하면 원래의 이미지와 동일한 내용이 출력됨을 확인할 수 있다.
성능/효과
- 본 논문에서는 GF(2*) 에서 곱셈의 역원 연산을 lookup 테이블로 구현함으一로써 암호화와 복호화 과정에서 $box를 공유하여 사용하도록 하였다. 그림 3은 본 논문에서 제안된 공유 Sbox(Shared Sbox)의 구조이 며, GFC2, ) 에서 곱셈의 역원을 계산하는 lookup 테이블과 affine 변환 블록으로 구성된다 암호화 과정은 역원 계산 후에 affine 변환이 수행되며, 복호화 과정은 역 affine 변환이 먼저 수행된 후 역원이 계산된다 본 논문에서 제안된 공유 Sbox 구조를 사용하여 ByteSub/InvByteSub 블록을 합성한 결과, 8개의 S-Box (암호화 과정에 4개, 복호화 과정에 4개)를 사용하는 일반적인 방법에서는 3515 게이트로 구현되며, 4개의 SBox만을 사용하는 본 논문의 방법은 3, 190 게이트로 구현되어 ByteSub/InvByteSub 블록에서 약 42%의 게이트 감소가 얻어진다.
- 첫째, Rijndael 알고리듬의 라운드 수는 마스터키의 길이 (128-b/192-b/25&b)에 따른 가변 라운드 구조를 가지므로 단일 라운드 연산회로를 사용하여 번의 라운드 연산이 반복 처리되도록 하였다. 둘째, 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 회로구조를 고안함으로써, 면적과 전력소모가 최소화되도록 하였다. 셋째 라운드 연산에서 ShiftRow 변환은 State의 행 단위로 처리되고, MixColumn 변환은 열 단위로 처리되므로 라운드 연산을 전반부(ByteSub 및 ShiftRow 변환)와 후반부(MixColumn 변豆 라운드 키 가산) 두 부분으로 나누고, 이들 사이에 서브 파이프라인을 삽입함으로써 암.
- 설계된 Rijndael 코어는 0.35-/zm CMOS 셀 라이브러 리로 합성한 결과 약 25, 000 개의 게이트로 구현되었으며, 2.5-V 전원전압에서 약 52(mft7its/sec의 암 - 복호율 성능을 갖는다. 설계된 Rijnda이 암호 코어는 반도체 지적재산권인 수표巨 IP (Intellectual Property)로 가공하였으며, 네트웍, 전자상거래, smart card 등을 위한 고속/고집적/저전력 보안모듈 설계에 사용될 수 있을 것으로 판단된다.
- 둘째, 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 회로구조를 고안함으로써, 면적과 전력소모가 최소화되도록 하였다. 셋째 라운드 연산에서 ShiftRow 변환은 State의 행 단위로 처리되고, MixColumn 변환은 열 단위로 처리되므로 라운드 연산을 전반부(ByteSub 및 ShiftRow 변환)와 후반부(MixColumn 변豆 라운드 키 가산) 두 부분으로 나누고, 이들 사이에 서브 파이프라인을 삽입함으로써 암. 복호화 연산의 처리속도가 향상되도록 하였다 넷 째 128-b/192-b/256-bS] 마스터 키 길이를 지원하기 위한 on-the-fly 키 스케줄러는 하드웨어가 복잡하고 지연경로가 길어 전체 암호 프로세서의 성능을 제한하 는 요인이 된다 본 논문에서는 라운드 변환의 전반부 4 클록 주기에 라운드 키를 on4he-fly 방식으로 생성 하는 효율적인 키 스케줄링 회로를 고안하였다
- 합성 결과, 라운드 처리부는 10400 게이트 on-the-fly 키 스케줄러는 14, 400 게이트, 그리고 제어부는 300 게이트로 구현되었으며, 전체 Rijnda이 암호 코어는 약 25, 000게이트로 구현되었다. 시뮬레이션 결과, 최악 지연은 45ns로서 2.5-V 전원에서 220刎^로 동작 가능하며, 따라서 약 520~Mbits/sec의 성능을 갖는 것으로 평가되었다
- 그림 5-b)는 검증시스 템의 실행 화면이며, 이미지 데이터를 암호화한 후 이를 다시 복호화하면 원래의 이미지와 동일한 내용이 출력됨을 확인할 수 있다. 이와 같은 FPGA 구현 검증을 통해 설계된 AES 암호 코어가 정상적으로 동작함을 확인하였다
- 35*m CMOS 셀 라이 브러리와 Synopsys CAD 툴을 이용하여 회로합성을 하였다. 합성 결과, 라운드 처리부는 10400 게이트 on-the-fly 키 스케줄러는 14, 400 게이트, 그리고 제어부는 300 게이트로 구현되었으며, 전체 Rijnda이 암호 코어는 약 25, 000게이트로 구현되었다. 시뮬레이션 결과, 최악 지연은 45ns로서 2.
후속연구
- 5-V 전원전압에서 약 52(mft7its/sec의 암 - 복호율 성능을 갖는다. 설계된 Rijnda이 암호 코어는 반도체 지적재산권인 수표巨 IP (Intellectual Property)로 가공하였으며, 네트웍, 전자상거래, smart card 등을 위한 고속/고집적/저전력 보안모듈 설계에 사용될 수 있을 것으로 판단된다.
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