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나노 구조 MOSFET에서의 일반화된 스케일링의 응용
Application of Generalized Scaling Theory for Nano Structure MOSFET 원문보기

한국해양정보통신학회 2002년도 춘계종합학술대회, 2002 May 01, 2002년, pp.275 - 278  

김재홍 (군산대학교 전자정보공학부) ,  김근호 (논산 백제 병원 방사선과) ,  정학기 (군산대학교 전자정보공학부) ,  이종인 (군산대학교 전자정보공학부)

초록
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MOSFET의 게이트 길이가 50nm이하로 작아지면 소자를 설계함에 있어 고려해야 하는 많은 문제점들이 존재하게 된다. 본 논문에서는 MOSFET 소자에 대한 문턱 전압 특성을 조사하였다. 소자에 대한 스케일링은 generalized scaling을 사용하였고 게이트 길이 100nm에서 30nm까지 시뮬레이션 하였다. 이때 나노 구조 MOSFET에 대한 스케일링의 한계를 볼 수 있었다. 문턱 전압을 구하는 방법으로는 선형 추출 방법을 사용하였다.

Abstract AI-Helper 아이콘AI-Helper

As the gate lengths of MOSFETs are scaled down to sub-50nm regime, there are key issues to be considered in the device design. In this paper, we have investigated the characteristics of threshold voltage for MOSFET device. We have simulated the MOSFETs with gate lengths from 100nm to 30nm using gene...

AI 본문요약
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제안 방법

  • 이때 도핑 농도를 살펴보면 기판 도핑농도는 1.75xl017cm-3z shallow n+/p+ SDE 영역은 6.25x 10i9cm*3z deep n+/p+ DSD 영역은 9.25xlO2ocm"3을 도핑하였고, halo doping profile은 3.75 x lORm; 을 도핑하였다. 각각의 게이트 길이에 대해 드레인 전압 Vd= 0.
  • 본 논문에서는 ISE-TCAD를 사용하여 모의 실험을 하였으며 이 프로그램에서 문턱 전압을 구하는 방법에는 세 가지 방법이 있다. 첫째, 드레인 전류가 미터당 0.
  • 본 논문에서는 게이트 길이 lOOnm MOSFET 소사를 generalized scaling을 사용하여 게이트 길이 30nm까지 스케일링하여 모의 실험 하였다. 이때 각 게이트 길이에 대한 문턱 전압 관계를 가지고 스케일 이론의 한계를 고찰하였다.
  • 본 논문에서는 일반화된 스케일링 이론에 의해 채널길이에 따라 MOSFET를 스케일링하였다. 나노 채널 MOSFET소자에서 QM 효과를 적용시킨 경우 문턱 전압은 QM 효과를 적용시키지 않을 때보다 높은 문턱 전압을 갖는다는 것을 알 수 있었다.
  • 본 논문에서는 게이트 길이 lOOnm MOSFET 소사를 generalized scaling을 사용하여 게이트 길이 30nm까지 스케일링하여 모의 실험 하였다. 이때 각 게이트 길이에 대한 문턱 전압 관계를 가지고 스케일 이론의 한계를 고찰하였다.

대상 데이터

  • 사용된 소자의 구조는 shallow n+/p+ SDE 영역, deep n+/p+ 소스-드레인 영역(DSD) 그리고 SDE 주변을 둘러싼 halo doping profile로 구성되어 있다.[3]

이론/모형

  • 그림 5는 산화막 두께가 2nm일 때 문턱 전압의 변화를 모의 실험한 결과를 도시한 것이다. 이때 각 게이트 길이에서의 도핑 농도는 Constant Field Scaling을 적용하여 도핑하였다. 산화막의 두께를 일정하게 유지시킬 경우 문턱 전압의 변화는 산화막을 스케일링할 때 보다 작은 변화를 보여 주었다.
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