본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET 구조를 조사하였다. MG가 50nm일 때 최적의 SG 전압은 약 3V임을 알 수 있었고, 각각의 MG에 대한 최적의 SG 길이는 약 70nm임을 알 수 있었다. DG MOSFET는 매우 작은 문턱 전압 roll-off 특성을 나타내고, 전류-전압 특성곡선에서 VMG=VDS=1.5V, VSG=3V인 곳에서 포화전류는 550$\mu\textrm{A}$/m임을 알 수 있었다. subthrehold slope는 82.6㎷/decade, 전달 컨덕턴스는 l14$\mu\textrm{A}$/$\mu\textrm{m}$ 그리고 DIBL은 43.37㎷이다 다중 입력 NAND 게이트 로직 응용에 대한 이 구조의 장점을 조사하였다. 이때, DG MOSFET에서 41.4GHz의 매우 높은 컷오프 주파수를 얻을 수 있었다.
본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET 구조를 조사하였다. MG가 50nm일 때 최적의 SG 전압은 약 3V임을 알 수 있었고, 각각의 MG에 대한 최적의 SG 길이는 약 70nm임을 알 수 있었다. DG MOSFET는 매우 작은 문턱 전압 roll-off 특성을 나타내고, 전류-전압 특성곡선에서 VMG=VDS=1.5V, VSG=3V인 곳에서 포화전류는 550$\mu\textrm{A}$/m임을 알 수 있었다. subthrehold slope는 82.6㎷/decade, 전달 컨덕턴스는 l14$\mu\textrm{A}$/$\mu\textrm{m}$ 그리고 DIBL은 43.37㎷이다 다중 입력 NAND 게이트 로직 응용에 대한 이 구조의 장점을 조사하였다. 이때, DG MOSFET에서 41.4GHz의 매우 높은 컷오프 주파수를 얻을 수 있었다.
In this paper, we have investigated double gate (DG) MOSFET structure, which has main gate (NG) and two side gates (SG). We know that optimum side gate voltage for each side gate length is about 3V in the main gate 50nm. Also, we know that optimum side gate length for each for main gate length is ab...
In this paper, we have investigated double gate (DG) MOSFET structure, which has main gate (NG) and two side gates (SG). We know that optimum side gate voltage for each side gate length is about 3V in the main gate 50nm. Also, we know that optimum side gate length for each for main gate length is about 70nm. DG MOSFET shows a small threshold voltage roll-off. From the I-V characteristics, we obtained IDsat=550$mutextrm{A}$/${\mu}{\textrm}{m}$ at VMG=VDS=1.5V and VSG=3.0V for DG MOSFET with the main gate length of 50nm and the side gate length of 70nm. The subthreshold slope is 86.2㎷/decade, transconductance is 114$mutextrm{A}$/${\mu}{\textrm}{m}$ and DIBL (Drain Induced Barrier Lowering) is 43.37㎷. Then, we have investigated the advantage of this structure for the application to multi-input NAND gate logic. Then, we have obtained very high cut-off frequency of 41.4GHz in the DG MOSFET.
In this paper, we have investigated double gate (DG) MOSFET structure, which has main gate (NG) and two side gates (SG). We know that optimum side gate voltage for each side gate length is about 3V in the main gate 50nm. Also, we know that optimum side gate length for each for main gate length is about 70nm. DG MOSFET shows a small threshold voltage roll-off. From the I-V characteristics, we obtained IDsat=550$mutextrm{A}$/${\mu}{\textrm}{m}$ at VMG=VDS=1.5V and VSG=3.0V for DG MOSFET with the main gate length of 50nm and the side gate length of 70nm. The subthreshold slope is 86.2㎷/decade, transconductance is 114$mutextrm{A}$/${\mu}{\textrm}{m}$ and DIBL (Drain Induced Barrier Lowering) is 43.37㎷. Then, we have investigated the advantage of this structure for the application to multi-input NAND gate logic. Then, we have obtained very high cut-off frequency of 41.4GHz in the DG MOSFET.
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문제 정의
본 논문에서는 Si-기반 DG MOSFET의 문턱 전압 및 전기적 특성에 대해서 고찰하였다. 이때, SG 는 단 채널 효과를 억압시키기 위해서 사용되어졌고, 최적의 SG 전압과 길이는 문턱 전압의 변화로서 구하였다.
소자의 속도와 특성을 개선시키기 위해 MOS (metal oxide semiconductor) 소자의 크기는매우 작아지게 되었고, 최근 MOS 소자들이 50nm 이하로 작아짐에 따라 소자 설계에 있어서 고려해야할 여러 가지 문제점 들이 나타나게 되었다. 이런 문제들을 해결하기 위해 여러 가지 방법들이 제시되고있는데, 본 논문에서는 하나의 메인 게이트(main gate, MG)와 두 개의 측면 게이트(side gate, SG)를갖는 더블 게이트(double gate, DG) MOSFET에 대해 조사하였다 [1]-[3]. 이때, 긴 SG 길이는 증가된저항 때문에 특성 저하의 결과를 낳게 된다.
제안 방법
증착된 폴리실리콘은 SG 형태로 형성되고, 광 리소그래피(photolithography) 마스크에 의해 MOSFET에서 게이트 길이가 형성된다. 그 후, 폴리실리콘 게이트를 에칭 하였다.
채널 영역이 온 주입 후, MG 산화막은 3mn로 증착하고, MG에 폴리 실리콘을증착 하였다. 마지막으로, 소스와 드레인에 도선을 연결하였다. 위 공정에 대한 구조를 그림 1에나타내었다.
문턱 전압을 조사하였다. 문턱 전압을 구하는 많은 방법들이 조사되고 연구되어져 왔다[4丄 본 논문에서는 드레인 전류축을 로그 크기로 변환하여 나타낸 그래프에서 최대 기울기와 최소 기울기를 갖는 곳의 접선들이 만나는 지점의 전압을 구하는 방법을 사용하여 문턱 전압을 구하였다[5].
본 논문에서는 ISE-TCAD에 있는 DIOS를 사용하여 소자를 설계하였다. 소자의 공정 순서를 보면, 먼저 p-형 실리콘(100)이 기판 물질로 사용되었고, 일반적으로 낮은 도핑을 하게 된다.
소자의 특성을 분석하기 위해 먼저 게이트 길이에 대한 문턱 전압을 조사하였다. 문턱 전압을 구하는 많은 방법들이 조사되고 연구되어져 왔다[4丄 본 논문에서는 드레인 전류축을 로그 크기로 변환하여 나타낸 그래프에서 최대 기울기와 최소 기울기를 갖는 곳의 접선들이 만나는 지점의 전압을 구하는 방법을 사용하여 문턱 전압을 구하였다[5].
소자의 특성을 조사하기 위해 시뮬레이션 툴인 ISE-TCAD를 사용하여 SG 길이와 SG 전압에 대한문턱 전압의 변화를 조사하였고, 이때 얻어진 최적의 SG 전압과 SG 길이를 가지고 MG 50nm에서 subthreshold slope, I-V 특성 곡선, 전달 컨덕턴스 (transconductance;gm) 및 컷오프 주파수(Cut-off frequency)와 같은 전기적 특성을 조사하였다.
불순물은 급속 열처리(Rapid Thermal Anealing, RTA)에 의해즉, 1050°C에서 5초 동안의 열처리로 인해 활성화되었다. 이온주입 후, 질화물 층을 증착시키고 수직sidewall을 형성하기 위해반응성 이온 에칭(RD。에 의해 비둥방성 에칭을 하고 MG와 SG 사이에 산화막층을 형성시키기 위해 화학기상 증착법에 의해 균등하게 산화막 층을 증착 시켰다.
및 전기적 특성에 대해서 고찰하였다. 이때, SG 는 단 채널 효과를 억압시키기 위해서 사용되어졌고, 최적의 SG 전압과 길이는 문턱 전압의 변화로서 구하였다. 50nm의 MG를 갖는 DG MOSFET에서 문턱 전압의 변화를 1% 이하로 유지하기 위한 SG 전압값은 3V임을 알 수 있었고, 최적의 SG 길이는 70nm 를 갖는다는 것을 시뮬레이션 결과를 통해 알 수 있었다.
따라서, 적당한 SG가 필요하다. 이러한 이유 때문에 적당한 SG 길이를 얻기 위해 SG와 MG 의 길이를 lOOnm에서 40mn까지 스케일링하여 소자의특성을 조사하였다.
이론/모형
이것은 기판에서 MOSFET에 대한소스와 드레인 영역의 공핍층은 더 커지고, 이들 접합의 기생접합 커패시턴스는 작아지게 될 것이라는 것을 의미한다. 기판 위에 4nm 의 게이트산화막층을 성장시켰고, 산화막을 성장시킨 후 폴리실리콘은 저압화학 기상증착법 (low pressure chemical vapor deposition, LPCVD)에 의해 증착시켰다. 증착된 폴리실리콘은 SG 형태로 형성되고, 광 리소그래피(photolithography) 마스크에 의해 MOSFET에서 게이트 길이가 형성된다.
성능/효과
이때, SG 는 단 채널 효과를 억압시키기 위해서 사용되어졌고, 최적의 SG 전압과 길이는 문턱 전압의 변화로서 구하였다. 50nm의 MG를 갖는 DG MOSFET에서 문턱 전압의 변화를 1% 이하로 유지하기 위한 SG 전압값은 3V임을 알 수 있었고, 최적의 SG 길이는 70nm 를 갖는다는 것을 시뮬레이션 결과를 통해 알 수 있었다. 70nm의 SG를 갖는 MG 길이 50nm인 DG MOSFET에서 드레인과 VMG=L5V, VSG=3V일 때 포화 전류는 550剧/例이고, 이때 동작저항 및 출력 저항은 각각 0.
그림 6과 표 1 에서 볼 수 있듯이 50nm의 게이트길이를 갖는 LDD MOSFET에서 더 많은 전류가 흐르지만 포화영역에서 소자의 특성은 LDD MOSFET보다 DG MOSFET가 더 좋은 특성을 갖는 것을 알 수 있었다.
이런 결과로 인해 우리는 SG 길이가 70 nm이상이고 SG 전압이 3V일 때 DG MOSFET는최소의 roll-off 특성을 유지한다는 것을 알 수 있다. 또한, MG 길이가 감소할수록 문턱 전압은 작아짐을알 수 있었다. 그림 2, 3, 4에서 볼 수 있듯이 게이트길이에 대한 문턱 전압의 변화를 1% 정도로 유지시키기 위한 SG 길이는 70nm이고, 이때 SG 전압은 3V임을 알 수 있었다.
6 Q 으로 매우 작은 값을 갖는다. 또한, 컷오프 주파수가 41.4GHz로 매우 높은 컷오프 주파수를 갖는 것을 알 수 있었다. 이런 구조는 다중 입력 NAND 게이트에 적용했을 경우 많은 이점을 갖는다.
작은 채널길이를 갖는 MOSFET에서 적당히 스케일링 되지 않고 소스/드레인 접합이 너무 깊고, 채널 도핑이 너무 낮다면 소스와 드레인 사이엔 드레인 유기장벽감소(Drain Induced Barrier Lowering, DIBL) 로 알려진 의도하지 않은 정전기적인 상호작용이 있을 수 있는데 이는 소스와 드레인 사이에 펀치 스루 누설이나 항복(breakdown)을 가져오고 게이트의 제어능력을 상실하게 된다. 본 논문에서는 DIBL 값이 43.37mV로 매우 작음을 볼 수 있었다.
MG 길이가 100nm에서 40nm까지 스케일링 되어질 때 70nm의 SG를 갖는 DG MOSFET의 문턱 전압의 변화는 약 24应정도를 얻을 수 있다. 이런 결과로 인해 우리는 SG 길이가 70 nm이상이고 SG 전압이 3V일 때 DG MOSFET는최소의 roll-off 특성을 유지한다는 것을 알 수 있다. 또한, MG 길이가 감소할수록 문턱 전압은 작아짐을알 수 있었다.
501V로 문턱 전압의 변화가 거의 없다는 것을 알 수 있었다. 즉, SG 길이가 70nm보다 크다면 문턱 전압은 거의 변하지 않는다는 것을 알 수 있었다.
다시 말해서 SG 전압이 3V보다 크다면, SG 전압에 대한 문턱 전압은 SG 길이의 변화에 관계없이 거의 변하지 않는다. 즉, 강반전층이 형성되면 부가적인 SG 전압은 필요하지 않는다는 것을 알 수 있었다.
후속연구
본 논문에서 실험된 결과는 IC제조에 있어서 DG MOSFET의 기초자료로 활용될 수 있으리라 사료된다.
참고문헌 (5)
Woo Yong Choi, Byung Yong Choi, Dong Soo Woo, Young Jin Choi, Jong Duk Le and Byung Gook Park, 'Side-Gate Design Optimization of 50nm MOSFETs with Electrically Induced Source/Drain', Jpn. J. Appl. Phys., Vol. 41, Part 1, No. 4B, pp. 2345-2347, 2002
Byung Yong Choi, Suk Kang Sung, Byung Gook Park and Jong Duk Lee, '70nm NMOSFET Fabrication with 12nm n+-p Junctions Using As2+ Low Engergy Implantations', Jpn. J. Appl. Phys., Vol. 40, Part1, No. 4B, pp. 2607-2610, 2001
Young Jin Choi, Byoung Yong Choi, Kyung Rok Kim, Jong Duk Lee and Byung Gook Park, 'A New 50-nm nMOSFET With Side-Gates for Virtual Source-Drain Extensions', IEEE Trans, Electron Dev., Vol. 49, No. 10, pp. 1833-1835, 2002
김영동， 김재홍， 정학기, '나노구조 MOSFET의 문턱전압 변화를 최소화하기 위한 스케일링 이론', 한국해양정보통신학회 추계종합학술대회논문집, Vol. 6, No. 2, pp. 494-497， 2002
X. Zhou, K. Y. Lim, W. Qian, 'Threshold voltage definition and extration for deep-submicron MOSFETs', Solid-State Electronics, Vol. 45, pp.507-510, 2001
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