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[해외논문] A half-rate 100 Gb/s injection-locked clock/data recovery circuit

New Circuits and Systems Conference (NEWCAS), 2016 14th IEEE International, 2016 June, 2016년, pp.1 - 4  

Samavaty, Behzad (Department of EECS, University of California, Irvine, 92697-2625, United States of America) ,  Green, Michael M. (Department of EECS, University of California, Irvine, 92697-2625, United States of America)

Abstract ▼ AI-Helper 아이콘AI-Helper

A 100 Gb/s clock/data recovery circuit using a high-speed BiCMOS process is designed and simulated. In this circuit a half-rate 50 GHz clock signal, injected in parallel with the tail current of an LC VCO, locks to a 100 Gb/s input NRZ data signal. Inductive tuning for the frequency tuning of the VC...

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