최소 단어 이상 선택하여야 합니다.
최대 10 단어까지만 선택 가능합니다.
다음과 같은 기능을 한번의 로그인으로 사용 할 수 있습니다.
NTIS 바로가기EDISON SW 활용 경진대회 논문집. 제6회(2017년), 2017 Mar. 24, 2017년, pp.412 - 416
김문회 (전기 및 전자공학과, 한국과학기술원) , 허성현 (전기 및 전자공학과, 한국과학기술원)
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
핵심어 | 질문 | 논문에서 추출한 답변 |
---|---|---|
NW FET 원자 모델링에 관련된 선행 연구들은 주로 무엇이 이루어졌는가? | NW FET 원자 모델링에 관련된 선행 연구들은 주로 채널을 원형 구조로 설정하고 채널 반경의 변화에 따른 quantum confinement와 그에 따른 성능 분석이 주를 이루었다 [2]. 실제로 NW FET 채널 모델은 원형이 가장 일반적이지만 실제 공정에서 완벽한 원형 단면으로 에칭하는 것이 어려워 aspect ratio (AR)가 1이 아닌 타원 모양을 가지는 채널로 시뮬레이션을 해 볼 필요성이 있다 [3]. | |
Nanowire FET는 어떤 구조인가? | 따라서 트랜지스터가 planar 구조에서 leakage current를 줄이기 위하여 gate controllability를 높일 수 있는 3D non-planar 구조로 변화할 것으로 기대된다 [1]. Nanowire FET (NW FET)은 quantum wire구조를 활용한 3D 입체구조로써 차세대 반도체 소자로 각광받고있다. NW FET은 nanoscale로 소자가 소형화 되었기 때문에 채널 내에 존재하는 원자수가 셀 수 있을 만큼 줄어들었으며 그에 따라서 적절한 원자 모델링은 초소형화된 NW FET을 이해하는데 더욱 중요해졌다. | |
트랜지스터의 크기가 nanoscale로 소형화 되어감에 따라서 bulk 구조 트랜지스터의 대표적인 한계는 무엇인가? | 트랜지스터의 크기가 nanoscale로 소형화 되어감에 따라서 bulk 구조 트랜지스터는 여러 가지 한계에 직면하게 된다. 대표적인 한계로는 short channel effect (SCE)가 있는데 이로 인해 채널에서의 leakage current를 제어하기 힘들어졌다. 따라서 트랜지스터가 planar 구조에서 leakage current를 줄이기 위하여 gate controllability를 높일 수 있는 3D non-planar 구조로 변화할 것으로 기대된다 [1]. |
*원문 PDF 파일 및 링크정보가 존재하지 않을 경우 KISTI DDS 시스템에서 제공하는 원문복사서비스를 사용할 수 있습니다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.