본 논문에서는 실제 공정을 반영한 FinFET의 게이트 저항 압축모델을 개발하였다. 삼차원 소자 시뮬레이터 Sentaurus를 사용하여, Y-parameter 해석 방법을 적용하여 게이트 저항을 추출하여 제안하는 모델을 검증하였다. FinFET 게이트의 전기장이 수평 수직 방향으로 형성됨을 고려하여 모델링함으로써, FinFET 게이트 저항의 비선형성을 반영하였다. 현재 제작되고 있는 FinFET에서 게이트가 두 물질(Tungsten, TiN)로 적층된 구조일 수 있음을 고려하여, 비저항이 서로 다른 물질을 적층 시킨 구조에 대한 압축 모델을 개발하였다. 제안하는 모델을 사용하여, 게이트의 기하학적 구조 변수 변화에 따른 게이트 저항이 최소가 되는 fin의 수를 제안하였다. BSIM-CMG에 제안하는 모델을 구현한 후, ring-oscillator를 설계하고, 게이트 저항이 고려되지 않았을 때와 고려되었을 때의 각단의 신호지연을 회로 시뮬레이터를 통해 비교하였다.
본 논문에서는 실제 공정을 반영한 FinFET의 게이트 저항 압축모델을 개발하였다. 삼차원 소자 시뮬레이터 Sentaurus를 사용하여, Y-parameter 해석 방법을 적용하여 게이트 저항을 추출하여 제안하는 모델을 검증하였다. FinFET 게이트의 전기장이 수평 수직 방향으로 형성됨을 고려하여 모델링함으로써, FinFET 게이트 저항의 비선형성을 반영하였다. 현재 제작되고 있는 FinFET에서 게이트가 두 물질(Tungsten, TiN)로 적층된 구조일 수 있음을 고려하여, 비저항이 서로 다른 물질을 적층 시킨 구조에 대한 압축 모델을 개발하였다. 제안하는 모델을 사용하여, 게이트의 기하학적 구조 변수 변화에 따른 게이트 저항이 최소가 되는 fin의 수를 제안하였다. BSIM-CMG에 제안하는 모델을 구현한 후, ring-oscillator를 설계하고, 게이트 저항이 고려되지 않았을 때와 고려되었을 때의 각단의 신호지연을 회로 시뮬레이터를 통해 비교하였다.
In this paper, the compact model for FinFET gate resistance is developed. Based on the FinFET geometry and material, the value of the gate resistance is extracted by Y-parameter analysis using 3D device simulator, Sentaurus. By dividing the gate resistance into horizontal and vertical components, th...
In this paper, the compact model for FinFET gate resistance is developed. Based on the FinFET geometry and material, the value of the gate resistance is extracted by Y-parameter analysis using 3D device simulator, Sentaurus. By dividing the gate resistance into horizontal and vertical components, the proposed gate resistance model captures the non-linear characteristics. The proposed compact model reflects the realistic gate structure which has two different materials (Tungsten, TiN) stacked. Using the proposed model, the number of fins for the minimum gate resistance can be proposed based on the variation of gate geometrical parameters. The proposed gate resistance model is implemented in BSIM-CMG. A ring-oscillator is designed, and its delay performance is compared with and without gate resistance.
In this paper, the compact model for FinFET gate resistance is developed. Based on the FinFET geometry and material, the value of the gate resistance is extracted by Y-parameter analysis using 3D device simulator, Sentaurus. By dividing the gate resistance into horizontal and vertical components, the proposed gate resistance model captures the non-linear characteristics. The proposed compact model reflects the realistic gate structure which has two different materials (Tungsten, TiN) stacked. Using the proposed model, the number of fins for the minimum gate resistance can be proposed based on the variation of gate geometrical parameters. The proposed gate resistance model is implemented in BSIM-CMG. A ring-oscillator is designed, and its delay performance is compared with and without gate resistance.
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문제 정의
반면, multi-gate FET의 압축모델인 BSIM-CMG[7]에는 fin의 수에 비례하는 선형증가로 Rg가 간략히 모델화 되어 있지만, 사용자가 Rg의 값을 설정해 주어야 하며, 비선형성을 띄는 실제 게이트 저항 특성을 반영하지 못한다. 그러므로, PSP의 모델과 같이 실제 비선형 특성을 가지고, FinFET의 기하학적 구조를 반영한 새로운 게이트 저항 모델을 필요로 하며, 본 논문에서는 실제공정 구조를 반영한 압축모델을 제안한다.
본 논문에서는, FinFET의 기하학적 구조에 맞는 게이트 저항의 압축 모델 개발을 위해, Intel 22 nm 급 FinFET의 구조와 물질을 반영하여, 실제 공정과 일치하는 게이트 저항의 압축 모델을 제안 하였다. 게이트 저항의 추출을 위해 삼차원 소자 시뮬레이터 Sentaurus를 사용하였고, Y-파라미터 해석을 적용하였다.
그림 3에 나타낸 것처럼, FinFET의 구조에서는 effective channel width에 관계된 변수 외에도, fin과 fin사이의 길이, fin의 높이 등 평판형 MOSFET보다 더욱 많은 기하학적 변수들이 정의된다. 본 연구에서는, 실제 공정에서처럼 FinFET 게이트가 두 물질로 적층된 구조를 반영하고, 게이트 저항의 비선형성을 만족시키기 위해, 수평과 수직 방향으로 나누어 모델링하되, 전류의 확산이 하나의 물질만을 통과하는 경우와 두 물질이 적층된 부분을 통과하는 경우로 분할하여 근사 모델링을 진행 하였다. 게이트 contact의 폭은 22 nm 이며, single sided contact 기준으로 시뮬레이션 및 모델링을 하였고, PSP의 NGCON과 같은 변수를 도입하여, double sided contact일 경우의 게이트 저항을 나타내었다.
제안 방법
그림 10은 게이트 저항이 신호지연에 미치는 영향을 분석하기 위해, BSIM-CMG로 구현한 17단 ring-oscillator 회로도이다. Inverter 첫 번째 단과 마지막 단의 input rising이 50%가 될 때의 시간을 측정하여, 그 차를 구한 후, ring-oscillator에 사용된 inverter의 수를 나누어, 단일 inverter의 평균 propagation delay를 구하였다. Delay에 영향을 미치는 intrinsic/fringing 커패시턴스, 소스/드레인 저항 등의 기생성분은 기존의 BSIM-CMG에 내재되어진 모델이 사용되었다.
그림 2의 (a)는 본 연구에서 해석할 multi-fin구조를 보여주고, (b)는 게이트의 단면구조를 보여주고, fin과 oxide위에 metal 게이트가 형성되어 있고, 그 위에 tungsten을 적층시킨 구조이다. Metal 게이트와 tungsten은 각각 poly-Si과 silicide로 대체될 수도 있는데, 공정 기술마다 제각각 다른 물질을 사용 한다는 것을 반영하여, 비저항이 서로 다른 물질1과 물질2로 간주하여, 시뮬레이션 및 모델링을 진행 하였다.
Verilog-A를 이용하여, BSIM-CMG에 내재된 게이트 저항 모델을 본 논문에서 제안하는 모델로 수정 한 후, ring-oscillator를 설계하고, 게이트 저항이 고려되지 않았을 때와 고려되었을 때의 inverter 신호지연을 회로 시뮬레이터인 Hspice를 통해 측정 비교 하였다.
Verilog-A를 이용하여, BSIM-CMG에 내재된 게이트 저항 모델을 본 논문에서 제안하는 모델로 수정 한 후, ring-oscillator를 설계하고, 게이트 저항이 고려되지 않았을 때와 고려되었을 때의 inverter의 신호지연을 회로 시뮬레이터 Hspice를 통해 측정 비교 하였다. 게이트 저항 모델을 추가하여 고려한 것만으로, 단일 inverter의 신호지연 경향성이 바뀌는 것을 확인 할 수 있었고, 신호지연이 최소가 되는 fin의 수를 예측 가능하게 되었다.
본 연구에서는, 실제 공정에서처럼 FinFET 게이트가 두 물질로 적층된 구조를 반영하고, 게이트 저항의 비선형성을 만족시키기 위해, 수평과 수직 방향으로 나누어 모델링하되, 전류의 확산이 하나의 물질만을 통과하는 경우와 두 물질이 적층된 부분을 통과하는 경우로 분할하여 근사 모델링을 진행 하였다. 게이트 contact의 폭은 22 nm 이며, single sided contact 기준으로 시뮬레이션 및 모델링을 하였고, PSP의 NGCON과 같은 변수를 도입하여, double sided contact일 경우의 게이트 저항을 나타내었다.
본 논문에서 제안하는 게이트 저항의 압축모델을 Verilog-A를 통해, BSIM-CMG에 구현 후, ring-oscillator를 설계하여, inverter의 신호지연을 분석하였다. 게이트 저항이 고려되었을 때, 신호지연의 변화를 파악하고, 게이트의 기하학적 변수 변화에 따른, 신호지연이 최적화 되는 fin의 수를 제안한다.
그림 11은 게이트 저항이 고려되기 전과 고려된 후의 결과를 보여주고 있다. 동일한 effective channel width와 intrinsic/fringing 커패시턴스 값이 사용되기 위해, 전체적인 게이트의 구조를 물질2의 두께(t)만을 변화시켜 비교하였다. Fin수의 증가는 effective channel width의 증가를 의미 하므로, 소스/드레인 저항은 fin수와 병렬관계를 형성하여 반비례 관계를 띄게 되고, 반대로, intrinsic/fringing 커패시턴스는 직렬관계를 형성하여 fin수에 비례 하게 된다.
FinFET 게이트의 전기장이 수평·수직 방향으로 형성됨을 고려하여, 저항성분 또한 수평·수직 방향으로 나누어 모델링함으로써, FinFET 게이트 저항의 비선형성을 만족하였다. 또한, Intel 22 nm 급 FinFET처럼 게이트가 두 물질(Tungsten, TiN)로 적층된 구조일 수 있음을 고려하여, 비저항이 서로 다른 물질을 적층 시킨 구조에 대한 FinFET 게이트 압축 모델을 개발하였다. Fitting coefficient 없이, 전류의 확산이 하나의 물질을 통과하는 경우와 두 물질이 적층된 부분을 통과하는 경우로 분할하여 근사 모델링하는 것만으로도, 최대오차는 7%이내를 만족하였고, 개발한 모델을 사용하여, 게이트의 기하학적 구조 변수 변화에 따른 게이트 저항이 최소가 되는 fin의 수를 파악 할 수 있게 되었다.
. 본 논문에서 제안하는 게이트 저항의 압축모델을 Verilog-A를 통해, BSIM-CMG에 구현 후, ring-oscillator를 설계하여, inverter의 신호지연을 분석하였다. 게이트 저항이 고려되었을 때, 신호지연의 변화를 파악하고, 게이트의 기하학적 변수 변화에 따른, 신호지연이 최적화 되는 fin의 수를 제안한다.
본 논문에서는 Intel 22 nm 급 FinFET의 구조를 반영하였고, 모델링을 위한 기하학적 변수들은 그림 3에 도시 되었으며, 게이트를 Rg와 Cox의 직렬로 등가모델화 하여 Y-파라미터 해석을 통해 식(2)와 식(3)을 거쳐 최종적인 게이트 저항값을 추출하였다.
게이트와 channel사이에 위치한 oxide는 절연체 역할을 하고 있기 때문에 DC측정을 통해서는 게이트의 저항값을 추출하기 불가능하다. 이러한 점을 고려하여, AC 측정방법인 주파수에 따른 Y-파라미터 해석을 적용시켜 게이트저항을 추출하기로 한다.
대상 데이터
시뮬레이션에 사용된 FinFET 구조에 대한 변수들은 표 1에 표기된 바와 같고, 그림 3에 보인 물질1은 tungsten을 물질2는 TiN(Titanium Nitride)을 사용하였다. Tungsten과 TiN의 비저항은 각각 ρ1과 ρ2로 정의하고 값은 5.
이론/모형
Inverter 첫 번째 단과 마지막 단의 input rising이 50%가 될 때의 시간을 측정하여, 그 차를 구한 후, ring-oscillator에 사용된 inverter의 수를 나누어, 단일 inverter의 평균 propagation delay를 구하였다. Delay에 영향을 미치는 intrinsic/fringing 커패시턴스, 소스/드레인 저항 등의 기생성분은 기존의 BSIM-CMG에 내재되어진 모델이 사용되었다.
Synopsys 社의 삼차원 소자 시뮬레이터 Sentaurus[10]를 이용하여 시뮬레이션 하였고, Y-파라미터 해석을 통해, FinFET 게이트의 기하학적 변수 변화에 따른 저항값을 추출하였다[11∼13].
본 논문에서는, FinFET의 기하학적 구조에 맞는 게이트 저항의 압축 모델 개발을 위해, Intel 22 nm 급 FinFET의 구조와 물질을 반영하여, 실제 공정과 일치하는 게이트 저항의 압축 모델을 제안 하였다. 게이트 저항의 추출을 위해 삼차원 소자 시뮬레이터 Sentaurus를 사용하였고, Y-파라미터 해석을 적용하였다. FinFET 게이트의 전기장이 수평·수직 방향으로 형성됨을 고려하여, 저항성분 또한 수평·수직 방향으로 나누어 모델링함으로써, FinFET 게이트 저항의 비선형성을 만족하였다.
성능/효과
FinFET 게이트의 전기장이 수평·수직 방향으로 형성됨을 고려하여, 저항성분 또한 수평·수직 방향으로 나누어 모델링함으로써, FinFET 게이트 저항의 비선형성을 만족하였다.
또한, Intel 22 nm 급 FinFET처럼 게이트가 두 물질(Tungsten, TiN)로 적층된 구조일 수 있음을 고려하여, 비저항이 서로 다른 물질을 적층 시킨 구조에 대한 FinFET 게이트 압축 모델을 개발하였다. Fitting coefficient 없이, 전류의 확산이 하나의 물질을 통과하는 경우와 두 물질이 적층된 부분을 통과하는 경우로 분할하여 근사 모델링하는 것만으로도, 최대오차는 7%이내를 만족하였고, 개발한 모델을 사용하여, 게이트의 기하학적 구조 변수 변화에 따른 게이트 저항이 최소가 되는 fin의 수를 파악 할 수 있게 되었다.
Verilog-A를 이용하여, BSIM-CMG에 내재된 게이트 저항 모델을 본 논문에서 제안하는 모델로 수정 한 후, ring-oscillator를 설계하고, 게이트 저항이 고려되지 않았을 때와 고려되었을 때의 inverter의 신호지연을 회로 시뮬레이터 Hspice를 통해 측정 비교 하였다. 게이트 저항 모델을 추가하여 고려한 것만으로, 단일 inverter의 신호지연 경향성이 바뀌는 것을 확인 할 수 있었고, 신호지연이 최소가 되는 fin의 수를 예측 가능하게 되었다. 제안한 모델은 게이트 저항에 민감한 고주파 회로의 설계의 정확도를 높이는데 사용될 수 있을 것이다.
반면, wp와 (hg – hf)의 변화는 각각 수평 저항의 길이와 단면적에 비례함으로, 소수의 fin보다는 다수의 fin에서 게이트 저항의 변화가 뚜렷한데, 모델은 이런 현상을 잘 반영하여 시뮬레이션의 결과를 잘 따르고 있다. 그 외에도, 단면적에 영향을 주어, 게이트 저항과 반비례관계를 형성하는 lg와, 물질2의 적층높이(t)를 변화시킨 결과 역시, 시뮬레이션 값과 잘 일치하며, 그림 8의 모든 결과는 최대 7% 이내의 오차를 보였다.
Intrinsic 커패시턴스와 소스/드레인 저항은 wp와 무관하지만, fringing 커패시턴스와 게이트 저항은 wp와 비례관계를 가진다. 그래프에서도 보여 지듯이, wp의 증가는 fringing 커패시턴스와 게이트 저항의 증가를 초래하여, 1-fin에서도 신호지연가 상승함을 확인 할 수 있고, 그림 11의 결과와 마찬가지로 fin의 수가 점점 증가함에 따라 신호지연은 감소하다가 증가하는 경향을 보인다. 단, wp가 증가할수록 게이트 저항이 증가하는 것처럼, 다수의 fin에서 신호지연의 증가폭도 점점 커지게 된다.
본 논문에서 제안하는 게이트 저항 모델식을 추가하여 고려한 것만으로, inverter의 propagation delay 경향성이 바뀌는 것을 확인 할 수 있고, 신호지연이 최소가 되는 fin의 수를 예측 가능하게 된다.
본 논문이 제안하는 방법과 같이, 저항을 수평·수직 방향으로 나누되, 전류의 확산과 물질의 적층 관계를 고려하여 분할한다면, Intel 22 nm 급 FinFET 게이트와는 다른 적층 구조에 대해서도 모델링이 가능하고, 아울러, 두 물질이 적층된 구조뿐만이 아닌, 세 물질 이상이 적층된 게이트 구조에 대해서도 비선형성을 만족하는 모델링이 가능하다.
수평 성분 저항의 단면적은 fin의 높이가 변해도 영향을 받지 않는다는 것이, 본 논문이 제안하는 모델링의 중요한 특징으로서, 전체 게이트에서 fin의 높이를 제외한 부분, 즉, (hg – hf)과 게이트 길이(lg)의 곱으로 단면적을 나타낼 수 있다.
통상적으로, 충분한 effective channel width를 확보하기 위해 2∼3 fin 이상을 사용한다는 것을 감안하면, Sentaurus 시뮬레이션 결과와 매우 잘 일치함을 보여주고 있다.
후속연구
게이트 저항 모델을 추가하여 고려한 것만으로, 단일 inverter의 신호지연 경향성이 바뀌는 것을 확인 할 수 있었고, 신호지연이 최소가 되는 fin의 수를 예측 가능하게 되었다. 제안한 모델은 게이트 저항에 민감한 고주파 회로의 설계의 정확도를 높이는데 사용될 수 있을 것이다.
질의응답
핵심어
질문
논문에서 추출한 답변
FinFET 게이트 압축 모델을 이용하여 무엇을 파악할 수 있었나?
또한, Intel 22 nm 급 FinFET처럼 게이트가 두 물질(Tungsten, TiN)로 적층된 구조일 수 있음을 고려하여, 비저항이 서로 다른 물질을 적층 시킨 구조에 대한 FinFET 게이트 압축 모델을 개발하였다. Fitting coefficient 없이, 전류의 확산이 하나의 물질을 통과하는 경우와 두 물질이 적층된 부분을 통과하는 경우로 분할하여 근사 모델링하는 것만으로도, 최대오차는 7%이내를 만족하였고, 개발한 모델을 사용하여, 게이트의 기하학적 구조 변수 변화에 따른 게이트 저항이 최소가 되는 fin의 수를 파악 할 수 있게 되었다.
BSIM-CMG의 특징은?
BSIM의 모델은 Rg는 W의 증가에 따라 단순 선형성을 띄는데 비해, PSP의 모델은 그림 1과 같이 저항성분을 수평 방향과 수직 방향으로 나누어 다항식으로 표현함으로써, 비선형성을 띄는 게이트 저항 특성을 보다 정확성 있게 구현하였다. 반면, multi-gate FET의 압축모델인 BSIM-CMG[7]에는 fin의 수에 비례하는 선형증가로 Rg가 간략히 모델화 되어 있지만, 사용자가 Rg의 값을 설정해 주어야 하며, 비선형성을 띄는 실제 게이트 저항 특성을 반영하지 못한다. 그러므로, PSP의 모델과 같이 실제 비선형 특성을 가지고, FinFET의 기하학적 구조를 반영한 새로운 게이트 저항 모델을 필요로 하며, 본 논문에서는 실제공정 구조를 반영한 압축모델을 제안한다.
게이트 저항은 어디에 영향을 주는가?
통신 시스템의 주파수가 높아질수록, 아날로그/RF 회로의 성능 평가에 기생성분이 차지하는 비중이 커지고 있다. 이 기생 성분들 중에 게이트 저항은 입력 임피던스, 차단주파수(ft), 최대진동주파수(fmax), 신호지연에 영향을 주는 요소이다. 기본적으로 게이트 저항은 channel의 길이와 폭의 scaling에 의하여 값의 변화폭이 크게 된다.
참고문헌 (13)
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Y. Cheng, and M. Matloubian, "High Frequency Characterization of Gate Resistance in RF MOSFETs," IEEE Electron Devices. Letters, vol. 22, no. 2, pp. 98-100, Feb. 2001.
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