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[국내논문] NVM IP용 저전압 기준전압 회로 설계
Design of Low-Voltage Reference Voltage Generator for NVM IPs 원문보기

한국정보통신학회 2013년도 추계학술대회, 2013 Oct. 25, 2013년, pp.375 - 378  

김명석 (창원대학교) ,  정우영 (창원대학교) ,  박헌 (창원대학교) ,  하판봉 (창원대학교) ,  김영희 (창원대학교)

초록
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본 논문에서는 EEPROM이나 MTP 등의 NVM 메모리 IP 설계에 필요로 하는 PVT(Process-Voltage-Temperature) 변동에 둔감한 기준전압(Reference Voltage) 회로를 설계하였다. 매그나칩반도체 $0.18{\mu}m$ EEPROM 공정을 이용하여 설계된 BGR(Bandgap Reference Voltage) 회로는 wide swing을 갖는 캐스코드 전류거울 (cascode current-mirror) 형태의 저전압 밴드갭 기준전압발생기 회로를 사용하였으며, PVT 변동에 둔감한 기준전압 특성을 보이고 있다. 최소 동작 전압은 1.43V이고 VDD 변동에 대한 VREF 민감도(sensitivity)는 0.064mV/V이다. 그리고 온도 변동에 대한 VREF 민감도는 $20.5ppm/^{\circ}C$이다. 측정된 VREF 전압은 평균 전압이 1.181V이고 $3{\sigma}$는 71.7mV이다.

Abstract AI-Helper 아이콘AI-Helper

A reference voltage generator which is insensitive to PVT (process-voltage-temperature) variation necessary for NVM memory IPs such as EEPROM and MTP memories is designed in this paper. The designed BGR (bandgap reference voltage) circuit based on MagnaChip's $0.18{\mu}m$ EEPROM process u...

AI 본문요약
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제안 방법

  • 표 1. EEPROM의 용량 및 IP size 비교
  • 75V를 인가하여 FN tunneling 방식으로 floating gate의 electron을 ejection 시킨다. 그리고 프로그램 모드에서는 선택된 cell의 CG와 TG에 각각 +4.75V, -4.75V를 인가하여 erase와 동일한 FN tunneling 방식으로 floating gate에 electron을 injection 시킨다.
  • 본 논문에서는 매그나칩반도체 0.18μm EEPROM 공정을 이용하여 NVM 메모리 IP용 BGR 회로를 설계하였다.
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