본 논문에서는 Secure Hash Algorithm3-512 (SHA3-512) 해시 함수의 최적 하드웨어 설계조건을 분석하였다. SHA3-512 해시 코어를 64-비트, 320-비트, 640-비트, 960-비트 그리고 1600-비트의 5가지 데이터 패스로 설계하여 RTL 시뮬레이션을 통해 기능을 검증하였으며, Xilinx Virtex-5 FPGA 디바이스로 합성한 결과를 바탕으로 최대 동작주파수, 처리율 그리고 슬라이스 수를 비교하였다. 분석 결과로부터, SHA3-512 해시 코어를 1600-비트의 데이터 패스로 설계하는 것이 가장 우수한 성능을 갖는 것으로 확인되었다.
본 논문에서는 Secure Hash Algorithm3-512 (SHA3-512) 해시 함수의 최적 하드웨어 설계조건을 분석하였다. SHA3-512 해시 코어를 64-비트, 320-비트, 640-비트, 960-비트 그리고 1600-비트의 5가지 데이터 패스로 설계하여 RTL 시뮬레이션을 통해 기능을 검증하였으며, Xilinx Virtex-5 FPGA 디바이스로 합성한 결과를 바탕으로 최대 동작주파수, 처리율 그리고 슬라이스 수를 비교하였다. 분석 결과로부터, SHA3-512 해시 코어를 1600-비트의 데이터 패스로 설계하는 것이 가장 우수한 성능을 갖는 것으로 확인되었다.
In this paper, the optimal design conditions for hardware implementation of the Secure Hash Algorithm3-512 (SHA3-512) hash function were analyzed. Five SHA3-512 hash cores with data-path of 64-bit, 320-bit, 640-bit, 960-bit, and 1600-bit were designed, and their functionality were verified by RTL si...
In this paper, the optimal design conditions for hardware implementation of the Secure Hash Algorithm3-512 (SHA3-512) hash function were analyzed. Five SHA3-512 hash cores with data-path of 64-bit, 320-bit, 640-bit, 960-bit, and 1600-bit were designed, and their functionality were verified by RTL simulation. Based on the results synthesized with Xilinx Virtex-5 FPGA device, we evaluated the performance of the SHA3-512 hash cores, including maximum frequency, throughput, and occupied slices. The analysis results show that the best hardware performance of SHA3-512 hash core can be achieved by designing it with 1600-bit data-path.
In this paper, the optimal design conditions for hardware implementation of the Secure Hash Algorithm3-512 (SHA3-512) hash function were analyzed. Five SHA3-512 hash cores with data-path of 64-bit, 320-bit, 640-bit, 960-bit, and 1600-bit were designed, and their functionality were verified by RTL simulation. Based on the results synthesized with Xilinx Virtex-5 FPGA device, we evaluated the performance of the SHA3-512 hash cores, including maximum frequency, throughput, and occupied slices. The analysis results show that the best hardware performance of SHA3-512 hash core can be achieved by designing it with 1600-bit data-path.
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문제 정의
본 논문에서는 SHA3 표준 [2]에 제시된 해시 함수 중, SHA3-512를 다양한 크기의 데이터 패스로 구현하여 최적의 하드웨어 설계조건을 분석한 결과를 기술한다. II장에서는 SHA3 해시 알고리듬에 대해 간략히 기술하고, III장에서는 5가지 데이터 패스로 구현된 SHA3-512 해시 코어에 대해 설명한다.
제안 방법
III장에서 설명된 5가지 데이터 패스의 해시 코어를 Verilog HDL로 모델링하였으며, ModelSim을 이용한 RTL 시뮬레이션으로 기능검증을 수행했다. 그림 5는 설계된 SHA3-512 해시 코어의 시뮬레이션 결과 중 일부를 보인 것이며, 0-비트 평문 메시지 “”에 대한 해시 값 “a69f73cca23a9ac5c8b567dc185a756e97c982164fe25859e0d1dcc1475c80a615b2123
SHA3 표준에 제시된 4가지 출력 길이 중, 512-비트를 선택하였고, 스테이트의 크기는 1600비트로 결정하였다. SHA3-512 해시 코어를 64-비트, 320-비트, 640-비트, 960-비트, 1600-비트의 5가지 데이터 패스 구조를 적용하여 하드웨어로 설계하였다. 전체 구조는 그림 3과 같으며, 패딩 알고리듬을 수행하는 padder 블록, Keccak-p 연산을 수행하는 keccak_core 블록, 그리고 연산에 필요한 제어신호들을 생성하는 ctrl 블록으로 구성된다.
본 논문에서는 SHA3-512 해시 함수를 5가지의 데이터 패스로 설계하여 최적 하드웨어 설계조건을 분석하였다. 64-비트, 320-비트, 640-비트, 960-비트, 1600-비트의 데이터 패스로 구현된 코어 중, 1600-비트의 데이터 패스가 면적 대비 성능이 가장 우수한 것으로 확인되었다.
대상 데이터
SHA3 표준에 제시된 4가지 출력 길이 중, 512-비트를 선택하였고, 스테이트의 크기는 1600비트로 결정하였다. SHA3-512 해시 코어를 64-비트, 320-비트, 640-비트, 960-비트, 1600-비트의 5가지 데이터 패스 구조를 적용하여 하드웨어로 설계하였다.
성능/효과
5가지 데이터 패스로 설계된 SHA3-512 해시 코어를 Xilinx Virtex-5 FPGA 디바이스로 합성하여 최대 동작주파수, 슬라이스 수, 처리율의 성능을 비교, 분석한 결과는 그림 6과 같다. 1600-비트의 데이터 패스로 설계된 코어의 최대 동작주파수는 약 289.022 MHz로 가장 컸으며, 약 5.04 Gbps의 처리율을 갖는 것으로 평가되었다. 또한 소요된 슬라이스 수는 1,554로 하드웨어 면적이 가장 적은 것으로 나타났다.
본 논문에서는 SHA3-512 해시 함수를 5가지의 데이터 패스로 설계하여 최적 하드웨어 설계조건을 분석하였다. 64-비트, 320-비트, 640-비트, 960-비트, 1600-비트의 데이터 패스로 구현된 코어 중, 1600-비트의 데이터 패스가 면적 대비 성능이 가장 우수한 것으로 확인되었다. 향후 1600-비트 데이터 패스로 SHA3 표준에 제시된 해시 함수를 구현할 예정이다.
af1f5f94c11e3e9402c3ac558f500199d95b6d3e301758586281dcd26”이 출력되었다. 이 결과는 NIST에서 제공하는 테스트 벡터와 동일한 결과이며, 소프트웨어로 구해진 값과도 일치하여 SHA3-512 해시 코어가 올바로 동작함을 확인하였다.
또한 소요된 슬라이스 수는 1,554로 하드웨어 면적이 가장 적은 것으로 나타났다. 이와 같은 최적 설계조건에 대한 분석을 통해, SHA3-512 해시 코어를 1600-비트의 데이터 패스로 설계하는 것이 가장 바람직한 것으로 판단된다.
후속연구
64-비트, 320-비트, 640-비트, 960-비트, 1600-비트의 데이터 패스로 구현된 코어 중, 1600-비트의 데이터 패스가 면적 대비 성능이 가장 우수한 것으로 확인되었다. 향후 1600-비트 데이터 패스로 SHA3 표준에 제시된 해시 함수를 구현할 예정이다.
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