초록 ▼

[목적]소오스 및 드레인 확산층과 기판 또는 웰의 접합면 부근의 불순물 농도를 낮출 수 있고, 고속동작이 가능한 CMOS 반도체장치의 제조방법을 제공한다.[구성]N형 반도체 기판(1) 및 P형 웰영역(2)상에 게이트 산화막(4)을 형성한 다음, 산화막(3,4)상에 레지스트(5)를 형성한다. 이어서, 레지스트(5)를 마스크로 N챈널 트랜지스터의 챈널영역과 P챈널 트랜지스터의 소오스 및 드레인 영역에 동시에 불순물을 주입한 다음, 얕은 위치(6,6')에 보론을 40kV의 가속전압과 3*10(12)/cm2의 도우즈량의 조건하에 이온주입한

[목적]소오스 및 드레인 확산층과 기판 또는 웰의 접합면 부근의 불순물 농도를 낮출 수 있고, 고속동작이 가능한 CMOS 반도체장치의 제조방법을 제공한다.[구성]N형 반도체 기판(1) 및 P형 웰영역(2)상에 게이트 산화막(4)을 형성한 다음, 산화막(3,4)상에 레지스트(5)를 형성한다. 이어서, 레지스트(5)를 마스크로 N챈널 트랜지스터의 챈널영역과 P챈널 트랜지스터의 소오스 및 드레인 영역에 동시에 불순물을 주입한 다음, 얕은 위치(6,6')에 보론을 40kV의 가속전압과 3*10(12)/cm2의 도우즈량의 조건하에 이온주입한다. 그후, 깊은 위치(7,7')에 보론을 80kV의 가속전압과 2*10(12)/cm2의 도우즈량의 조건하에 이온주입한 다음, 레지스트(5)를 제거한다. 그뒤, 산화막(3,4)상에 구멍이 뚫려진 레지스트(5')를 형성하고, 레지스트(5')를 마스크로, P챈널 트랜지스터의 챈널영역과 N챈널 트랜지스터의 소오스 및 드레인 영역에 동시에 불순물을 이온주입한다.

대표청구항

제1도전형 트랜지스터의 소오스 및 드레인형성예정영역인 제2도전형의 제1영역과, 제2도전형 트랜지스터의 챈널형성에 정영역인 제1도전형의 제2영역을 갖춘 기판을 준비하는 공정과, 상기 제1영역 및 제2영역의 제1깊이에 제1농도의 제1도전형 불순물을 동시에 도입시키는 공정, 상기 제1영역의 제1깊이보다 얕은 제2깊이에 상기 제1농도보다 높은 농도의 제1도전형 불순물을 도입시키는 공정을 구비하여 이루어진 CMOS반도체장치의 제조방법.

제1도전형 트랜지스터의 소오스 및 드레인형성예정영역인 제2도전형의 제1영역과, 제2도전형 트랜지스터의 챈널형성에 정영역인 제1도전형의 제2영역을 갖춘 기판을 준비하는 공정과, 상기 제1영역 및 제2영역의 제1깊이에 제1농도의 제1도전형 불순물을 동시에 도입시키는 공정, 상기 제1영역의 제1깊이보다 얕은 제2깊이에 상기 제1농도보다 높은 농도의 제1도전형 불순물을 도입시키는 공정을 구비하여 이루어진 CMOS반도체장치의 제조방법.