최소 단어 이상 선택하여야 합니다.
최대 10 단어까지만 선택 가능합니다.
다음과 같은 기능을 한번의 로그인으로 사용 할 수 있습니다.
NTIS 바로가기국가/구분 | 한국(KR)/등록특허 |
---|---|
국제특허분류(IPC9판) |
|
출원번호 | 10-1991-0020386 (1991-11-15) |
공개번호 | 10-1993-0011292 (1993-06-24) |
공고번호 | 10-0082132-0000 (1994-10-24) |
등록번호 | 10-0082132-0000 (1995-02-08) |
DOI | http://doi.org/10.8080/1019910020386 |
발명자 / 주소 |
|
출원인 / 주소 |
|
대리인 / 주소 |
|
심사청구여부 | 있음 (1991-11-15) |
심사진행상태 | 등록결정(일반) |
법적상태 | 소멸 |
본 발명은 MOSFET에 관한 것으로, 특히 핫 캐리어(Hot Carrier)효과를 개선하고 GIDL (Gate Induced DrainLeakage) 방지에 적당한 LDD MOSFET의 구조 및 그 제조방법에 관한 것이다. 이를 위하여 본 발명에서는 MOSFET 제조 방법에서, 실리콘 기판상에 필드 산화막을 형성하고, 베이스 산화막 및 질화막 데포지션한 뒤 마스크를 사용하여 상기 질화막을 패터닝하고, 소스/드레인이 형성될 영역에 n-이온 주입을 실시하는 단계(a)와, 소스/드레인 영역의 베어스 산화막을 에치한 후 산화막 사이드 월
MOSFET 제조 방법에 있어서, 실리콘 기판상에 필드 산화막을 형성하고, 베이스 산화막 및 질화막을 데포지션한 뒤 마스크를 사용하여 상기 질화막을 패터닝하고, 소스/드레인이 형성될 영역에 n-이온 주입을 실시하는 단계(a)와, 소스/드레인 영역의 베이스 산화막을 에치한 후 상기 질화막 측면에 산화막 사이드 웰을 만들고, n+가 도프된 폴리실리콘을 데포지션하고 에치백한 후 HTO를 데포지션하고 상기 질화막이 드러날때까지 에치하는 단계(b)와, 액티브 영역의 상기 질화막 산화막을 제거한 후, Vt 이온 주입을 실시하고, GIDL 방지
※ AI-Helper는 부적절한 답변을 할 수 있습니다.