초록

본 발명은 신호 처리 장치에서 수행되는 연산 동작 중의 하나인 덧셈 동작을 수행하는 가산기에 관한 것으로, 작은 면적을 차지하면서도 고속으로 동작하도록 캐리 체인을 사용하여 구현한 캐리 체인형 가산기에 관한 기술이다.

대표청구항

신호 처리 장치에서 수행되는 연산 동작 중의 하나인 덧셈 동작을 수행하는 가산기에 있어서, 다수의 비트를 하나의 모듈(Module)로 하여 다수의 캐리(Carry)(Ci)를 출력하는 캐리 스테이지(Carry Stage)와 상기의 캐리 스테이지에서 출력된 캐리와 덧셈하고자 하는 비트 입력(Ai,Bi)을 입력으로 하여 각 비트의 덧셈 동작 후의 나머지인 썸(Sum)(Si)을 출력하는 다수의 썸 스테이지로 이루어지는 것을 특징으로 하는 캐리 체인형 가산기.

신호 처리 장치에서 수행되는 연산 동작 중의 하나인 덧셈 동작을 수행하는 가산기에 있어서, 다수의 비트를 하나의 모듈(Module)로 하여 다수의 캐리(Carry)(Ci)를 출력하는 캐리 스테이지(Carry Stage)와 상기의 캐리 스테이지에서 출력된 캐리와 덧셈하고자 하는 비트 입력(Ai,Bi)을 입력으로 하여 각 비트의 덧셈 동작 후의 나머지인 썸(Sum)(Si)을 출력하는 다수의 썸 스테이지로 이루어지는 것을 특징으로 하는 캐리 체인형 가산기.