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| 국가/구분 | 한국(KR)/등록특허 |
|---|---|
| 국제특허분류(IPC8판) |
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| 출원번호 | 10-1993-0014720 (1993-07-30) |
| 등록번호 | 10-0275851-0000 (2000-09-25) |
| DOI | http://doi.org/10.8080/1019930014720 |
| 발명자 / 주소 | |
| 출원인 / 주소 |
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| 대리인 / 주소 |
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| 심사청구여부 | 있음 (1998-07-29) |
| 심사진행상태 | 등록결정(일반) |
| 법적상태 | 소멸 |
접합 불량을 저감하도록 MOSFET가 마련된 반도체 장치로서 MOSFET의 소스 영역 또는 드레인 영역에 있어서 pn집합에서의 누설 전류 증가로 인한 접합 불량을 저감하고 미세화를 달성하기 위하여, pn접합에 최대 역 바이어스 전압이 인가될때, pn접합의 공핍층에서 반도체 기판과는 다른 석출물로 인한 국소 전계 증배에 의한 전계가 1MV/㎝ 이하의 레벨로 설정되도록 pn접합을 형성하는 p형층 및 n형층의 각 캐리어 농도 프로파일을 설정한다.이러한 반도체 장치를 사용하는 것에 의해 접합 불량를 저감할 수 있다.
반도체 기판, 게이트 전극과 상기 반도체 기판에 형성된 소스 영역 및 드레인 영역을 갖는 MOSFET를 포함하는 반도체 장치에 있어서, 평면적으로 보았을때 pn접합이 상기 게이트 전극과 겹치지 않도록, 상기 소스 영역과 드레인 영역중의 적어도 하나의 영역아래에, p형층 및 n형층을 갖는 접합이 매립되고, 상기 p형층의 농도 프로파일 및 상기 n형중의 농도 프로파일은 xp (cm) 및 Xn (cm)의의 각각이 역 바이어스에 의해 p형층 및 n형층에 형성된 공핍 영역의 깊이이고, Ap (/cm4) 및 An (/cm4)의 각각이 p형층
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