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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-1997-0043162 (1997-08-29) |
공개번호 | 10-1999-0019746 (1999-03-15) |
DOI | http://doi.org/10.8080/1019970043162 |
발명자 / 주소 | |
출원인 / 주소 |
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대리인 / 주소 |
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심사진행상태 | 취하(심사미청구) |
법적상태 | 취하 |
본 발명은 칩 사이즈 패키지 또는 볼 그리드 어레이 패키지에서 패키지 핀과 칩 전극 패드간의 배선을 본딩 와이어가 아닌 금속배선을 통한 마스크 패터닝으로 형성시킴으로써 출력단 사이의 파워 실딩을 자유롭게 할 수 있도록 한 반도체 소자 패키지 구조를 제공하가 위한 것이다.이를 위해 본 발명은, 칩상의 전극 패드상에 패시베이션 필름을 증착시킨 후 패드 접촉홀을 형성시키고 와이어링 컨덕터 필름을 입혀 패터닝하고, 폴리미드 필름을 증착한 후 외부 전극 범프를 상기 와이어링 컨덕터와 연결시켜 형성된 반도체 소자 패키지 구조에서, 데이터 출력
칩상의 전극 패드상에 패시베이션 필름을 증착시킨 후 패드 접촉홀을 형성시키고 와이어링 컨덕터 필름을 입혀 패터닝하고, 폴리미드 필름을 증착한 후 외부 전극 범프를 상기 와이어링 컨덕터와 연결시켜 형성된 반도체 소자 패키지 구조에 있어서, 데이터 출력단의 상기 와이어링 패턴 사이에 파워 라인 및 접지 라인에 연결된 파워 실딩 라인을 각각 배열시키고, 상기 파워 실딩 라인을 상기 와이어링 컨덕터 패턴과 동일한 공정스텝으로 형성시킨 것을 특징으로 하는 반도체 소자 패키지 구조.
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