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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-1998-0024753 (1998-06-29) |
공개번호 | 10-2000-0003511 (2000-01-15) |
DOI | http://doi.org/10.8080/1019980024753 |
발명자 / 주소 | |
출원인 / 주소 |
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대리인 / 주소 |
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심사진행상태 | 취하(심사미청구) |
법적상태 | 취하 |
본 발명은 유전막의 두께를 감소시켜 정전용량을 증가시킴과 동시에 누설전류의 증가를 방지하고, 정전용량의 변화량을 줄일 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것으로, Ta2O5 유전막을 갖는 캐패시터의 하부전극과 상부전극을 TiN막으로 형성하여, 하부전극 및 상부전극이 금속막으로 이루어지는 MIM(metal-insulator-metal) 구조의 캐패시터를 형성하는데 그 특징이 있다. Ta2O5막과 폴리실리콘막의 일함수 차보다 Ta2O5막과 TiN막의 일함수 차가 크기 때문에, 동일한 두께의 유효산화막을 형성하더라도 누설전
반도체 소자의 캐패시터 형성 방법에 있어서,상기 캐패시터의 하부전극을 이루는 제1 TiN막을 형성하는 제1 단계;상기 제1 TiN막 상에 Ta2O5막을 형성하는 제2 단계; 및 상기 Ta2O5막 상에 상부전극을 형성하는 제3 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
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