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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 |
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국제특허분류(IPC9판) |
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출원번호 | 10-2004-0026546 (2004-04-19) |
공개번호 | 10-2005-0101616 (2005-10-25) |
등록번호 | 10-1099559-0000 (2011-12-21) |
DOI | http://doi.org/10.8080/1020040026546 |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2009-04-08) |
심사진행상태 | 등록결정(심사전치후) |
법적상태 | 등록 |
본 발명은 LDMOSFET(Lateral Double-diffused MOSFET)의 동작 저항(On-Resistance)을 감소시킬 수 있는 파워 모스펫(Power MOSFET) 제조방법을 개시한다. 개시된 본 발명의 방법은, p형 웰이 구비된 기판을 제공하는 단계; 상기 p형 웰 상에 게이트 절연막 및 게이트 도전막이 차례로 적층된 구조를 갖는 게이트 전극을 형성하는 단계; 상기 게이트 전극 하부 및 상기 게이트 전극 일측의 상기 p형 웰 내에 p-채널을 형성하는 단계; 상기 게이트 전극 타측의 상기 p형 웰 내에 상기 p-채널
p형 웰이 구비된 기판을 제공하는 단계;상기 p형 웰 상에 게이트 절연막 및 게이트 도전막이 차례로 적층된 구조를 갖는 게이트 전극을 형성하는 단계; 상기 게이트 전극 하부 및 상기 게이트 전극 일측의 상기 p형 웰 내에 p-채널을 형성하는 단계;상기 게이트 전극 타측의 상기 p형 웰 내에 상기 p-채널과 소정 간격 이격되는n-드리프트 영역을 형성하는 단계; 상기 게이트 전극 일측의 상기 p-채널 및 상기 게이트 전극 타측의 상기 p형 웰 내에 각각 상기 게이트 전극 일측 및 상기 게이트 전극 타측에 얼라인되는 저농도 n형 LDD
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