IPC분류정보
국가/구분 |
한국(KR)/등록특허
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국제특허분류(IPC8판) |
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출원번호 |
10-2014-0008336
(2014-01-23)
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공개번호 |
10-2015-0088025
(2015-07-31)
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등록번호 |
10-1596565-0000
(2016-02-16)
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DOI |
http://doi.org/10.8080/1020140008336
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발명자
/ 주소 |
- 김영석
/ 충북 청주시 흥덕구 성봉로***번길 **-*, (개신동)
- 김형순
/ 충청북도 청주시 상당구 산성로**번길 **
- 백기주
/ 경상남도 창원시 성산구 충혼로***번길 *-**
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출원인 / 주소 |
- 충북대학교 산학협력단 / 충청북도 청주시 서원구 충대로 * (개신동)
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대리인 / 주소 |
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심사청구여부 |
있음 (2014-01-23) |
심사진행상태 |
등록결정(일반) |
법적상태 |
등록 |
초록
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본 발명은 저전압 나노미터급 공정을 이용한 2단 연산증폭기 회로에 관한 것으로, 본 발명의 2단 연산 증폭기 회로에 있어서, 제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단, 상기 차동 입력단의 출력단에 연결되는 능동 부하단, 직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결
본 발명은 저전압 나노미터급 공정을 이용한 2단 연산증폭기 회로에 관한 것으로, 본 발명의 2단 연산 증폭기 회로에 있어서, 제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단, 상기 차동 입력단의 출력단에 연결되는 능동 부하단, 직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결되며, 바이어스(bias)를 위한 전류 거울단 및 상기 출력단자와 접지단 사이에 연결되고, 상기 차동 입력단의 출력단에 연결되는 공통소스 증폭단을 포함하되, 상기 차동 입력단이 셀프-캐스코드(self-cascode) 구조로 되어 있다. 본 발명에 의하면 단일 MOSFET을 이용하여 성능을 향상시키는 것보다 면적 증가 비율이 작기 때문에 제조 비용을 절감할 수 있는 효과가 있다.
대표청구항
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2단 연산 증폭기 회로에 있어서,제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단;상기 차동 입력단의 출력단에 연결되는 능동 부하단;직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결되며, 바이어스(bias)를 위한 전류 거울단; 및상기 출력단자와 접지단 사이에 연결되고, 상기
2단 연산 증폭기 회로에 있어서,제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단;상기 차동 입력단의 출력단에 연결되는 능동 부하단;직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결되며, 바이어스(bias)를 위한 전류 거울단; 및상기 출력단자와 접지단 사이에 연결되고, 상기 차동 입력단의 출력단에 연결되는 공통소스 증폭단을 포함하되,상기 차동 입력단이 셀프-캐스코드(self-cascode) 구조로 되어 있고, 상기 공통소스 증폭단이 셀프-캐스코드 구조로 되어 있고, 상기 전류 거울단이 셀프-캐스코드 구조로 되어 있고, 상기 능동 부하단이 셀프-캐스코드 구조로 되어 있으며, 상기 차동 입력단은, 상기 제1 입력 신호가 게이트로 입력되는 제1 P 채널(channel) MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 상기 제2 입력 신호가 게이트로 입력되는 제2 P 채널 MOSFET를 포함하여 이루어지고, 상기 제1 P 채널 MOSFET은 상기 전류 거울단에 연결되는 소스측 MOSFET와, 상기 능동 부하단에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제2 P 채널 MOSFET은 상기 전류 거울단에 연결되는 소스측 MOSFET와, 상기 능동 부하단에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있으며,셀프-캐스코드 구조에서 소스 측 MOSFET의 채널 길이를 Ls라 하고, 드레인 측 MOSFET의 채널 길이를 Ld라 할 때, MOSFET의 두 채널 길이의 합을, Ls + Ld = L로 정의하고, gm을 트랜스컨덕턴스(transconductance)라 하고, 셀프-캐스코드 구조에서 드레인 측 MOSFET의 트랜스컨덕턴스를 gmMd라 하고, rout을 출력 저항(output resistance)이라 하고, 셀프-캐스코드 구조에서 소스 측 MOSFET의 출력 저항을 routMs라 할 때, 셀프-캐스코드의 출력 저항 rout.SC은, (수학식 4)의 수학식으로 나타낼 수 있고, 셀프-캐스코드 구조에서 소스 측 문턱전압을 VTH.Ms라 하고, 드레인 측 문턱전압을 VTH.Md라 하고, 드레인 측 출력전압을 VOV.Md라 할 때, 셀프-캐스코드의 출력저항을 최대화하기 위하여, (수학식 5)의 수학식을 만족해야 하는 것을 특징으로 하는 2단 연산 증폭기 회로.
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