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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-2004-0042312 (2004-06-09) |
공개번호 | 10-2005-0117108 (2005-12-14) |
DOI | http://doi.org/10.8080/1020040042312 |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2008-12-30) |
심사진행상태 | 거절결정(일반) |
법적상태 | 거절 |
본 발명은, 콘택 저면의 임계치수를 충분히 확보하여 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막이 형성된 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 도전패턴 사이에서 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계
전도막이 형성된 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 도전패턴 사이에서 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 마스크 패턴을 제거하는
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