초록 ▼

본 발명은 CMP 공정을 위한 더미 패턴을 형성하는 방법에 관한 것이다. 현재 반도체 소자에 사용되는 기존의 더미 규칙은 소자 패턴 밀도에 따라서 더미 패턴을 삽입하는 것이 아니라 일률적으로 더미 패턴을 삽입하는 방식을 사용하고 있다. 이로 인하여 CMP 공정 마진이 적으며, 각 층의 특정 패턴 및 스크라이브 레인에서 구리 잔유물이 남는 등 여러 가지 불량이 발생한다. 이러한 문제를 방지하기 위하여, 본 발명은 반도체 소자의 레이아웃 설계 단계에서, 소자의 패턴 밀도를 검사할 수 있는 DFM를 이용하여, 칩 내의 소자 패턴 밀도를

본 발명은 CMP 공정을 위한 더미 패턴을 형성하는 방법에 관한 것이다. 현재 반도체 소자에 사용되는 기존의 더미 규칙은 소자 패턴 밀도에 따라서 더미 패턴을 삽입하는 것이 아니라 일률적으로 더미 패턴을 삽입하는 방식을 사용하고 있다. 이로 인하여 CMP 공정 마진이 적으며, 각 층의 특정 패턴 및 스크라이브 레인에서 구리 잔유물이 남는 등 여러 가지 불량이 발생한다. 이러한 문제를 방지하기 위하여, 본 발명은 반도체 소자의 레이아웃 설계 단계에서, 소자의 패턴 밀도를 검사할 수 있는 DFM를 이용하여, 칩 내의 소자 패턴 밀도를 고려한 최적화된 더미 규칙을 만들고, 이에 따른 다양한 크기의 더미 패턴을 활성 영역 층 및 금속층에 삽입한다. 이에 따라, CMP 공정에서 칩 내의 균일도가 향상되면서 CMP 마진 폭이 향상되고, CMP 공정에서 발생하는 여러 가지 불량들이 방지된다.

대표청구항 ▼

반도체 소자의 레이아웃 설계 단계에서, 활성 영역 층 또는 금속층의 레이아웃에서 소자를 형성하기 위하여 설계되어 있는 칩 내의 소자 패턴 밀도를 DFM을 사용하여 계산하는 단계와,상기 계산된 소자 패턴 밀도에 따라 상기 활성 영역 층 또는 상기 금속층의 상기 소자 패턴 밀도가 상기 칩 내의 80% 이상인 영역에는 10%의 상기 활성 영역 층의 더미 패턴 또는 상기 금속층 더미 패턴을 삽입하고, 상기 소자 패턴 밀도가 칩 내의 60 ~ 80% 영역에는 20%의 상기 활성 영역 층의 더미 패턴 또는 상기 금속층의 더미 패턴을 삽입하며,

반도체 소자의 레이아웃 설계 단계에서, 활성 영역 층 또는 금속층의 레이아웃에서 소자를 형성하기 위하여 설계되어 있는 칩 내의 소자 패턴 밀도를 DFM을 사용하여 계산하는 단계와,상기 계산된 소자 패턴 밀도에 따라 상기 활성 영역 층 또는 상기 금속층의 상기 소자 패턴 밀도가 상기 칩 내의 80% 이상인 영역에는 10%의 상기 활성 영역 층의 더미 패턴 또는 상기 금속층 더미 패턴을 삽입하고, 상기 소자 패턴 밀도가 칩 내의 60 ~ 80% 영역에는 20%의 상기 활성 영역 층의 더미 패턴 또는 상기 금속층의 더미 패턴을 삽입하며, 상기 소자 패턴 밀도가 칩 내의 40% ~ 60%인 영역에는 30%의 상기 활성 영역 층의 더미 패턴 또는 상기 금속층의 더미 패턴을 삽입하고, 상기 소자 패턴 밀도가 그 이하인 칩 내의 부분에는 40%의 상기 활성 영역 층의 더미 패턴 또는 상기 금속층의 더미 패턴을 삽입하도록 컴퓨터화한 더미 규칙의 프로그램을 만드는 단계와,상기 컴퓨터화한 더미 규칙을 상기 활성 영역 층 및 상기 금속층의 레이아웃에 적용하는 단계를 포함하는 것을 특징으로 하는 CMP 공정을 위한 더미 패턴을 형성하는 방법.