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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 |
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국제특허분류(IPC9판) |
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출원번호 | 10-2006-0057950 (2006-06-27) |
공개번호 | 10-2008-0000280 (2008-01-02) |
등록번호 | 10-1120167-0000 (2012-02-17) |
DOI | http://doi.org/10.8080/1020060057950 |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2010-11-29) |
심사진행상태 | 등록결정(일반) |
법적상태 | 소멸 |
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 에지부에 형성되는 더미 패턴의 피치를 조절하여 1차 및 2차 노광 및 현상 공정으로 형성되는 상기 더미 패턴의 스페이스 영역이 서로 중첩되도록 하여 2번의 노광 공정 시 더미 패턴이 공유되어 블록(Block)의 크기를 감소시킬 수 있는 기술을 개시한다.
반도체 기판 상부에 폴리실리콘층 및 제 1 더미 패턴이 구비된 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴을 마스크로 상기 폴리실리콘층을 식각한 후 제 1 감광막 패턴을 제거하는 단계;상기 식각된 폴리실리콘층 상부에 제 2 더미 패턴이 구비된 제 2 감광막 패턴을 형성하되, 상기 제 2 더미 패턴의 에지부가 상기 제 1 더미 패턴의 에지부와 중첩되도록 형성하는 단계; 및상기 제 2 감광막 패턴을 마스크로 상기 폴리실리콘층을 식각한 후 제 2 감광막 패턴을 제거하여 폴리실리콘층 패턴을 형성하는 단계;를 포함하는 것을
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