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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-2005-0108962 (2005-11-15) |
등록번호 | 10-0676606-0000 (2007-01-24) |
DOI | http://doi.org/10.8080/1020050108962 |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2005-11-15) |
심사진행상태 | 등록결정(일반) |
법적상태 | 소멸 |
본 발명은 CMP 공정을 위한 더미 패턴을 형성하는 방법에 관한 것이다. 현재 반도체 소자에 사용되는 기존의 더미 규칙은 소자 패턴 밀도에 따라서 더미 패턴을 삽입하는 것이 아니라 일률적으로 더미 패턴을 삽입하는 방식을 사용하고 있다. 이로 인하여 CMP 공정 마진이 적으며, 각 층의 특정 패턴 및 스크라이브 레인에서 구리 잔유물이 남는 등 여러 가지 불량이 발생한다. 이러한 문제를 방지하기 위하여, 본 발명은 반도체 소자의 레이아웃 설계 단계에서, 소자의 패턴 밀도를 검사할 수 있는 DFM를 이용하여, 칩 내의 소자 패턴 밀도를
반도체 소자의 레이아웃 설계 단계에서, 활성 영역 층 또는 금속층의 레이아웃에서 소자를 형성하기 위하여 설계되어 있는 칩 내의 소자 패턴 밀도를 DFM을 사용하여 계산하는 단계와,상기 계산된 소자 패턴 밀도에 따라 상기 활성 영역 층 또는 상기 금속층의 상기 소자 패턴 밀도가 상기 칩 내의 80% 이상인 영역에는 10%의 상기 활성 영역 층의 더미 패턴 또는 상기 금속층 더미 패턴을 삽입하고, 상기 소자 패턴 밀도가 칩 내의 60 ~ 80% 영역에는 20%의 상기 활성 영역 층의 더미 패턴 또는 상기 금속층의 더미 패턴을 삽입하며,
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