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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 |
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국제특허분류(IPC9판) |
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출원번호 | 10-2011-0125382 (2011-11-28) |
공개번호 | 10-2012-0001716 (2012-01-04) |
DOI | http://doi.org/10.8080/1020110125382 |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사진행상태 | 취하(심사미청구) |
법적상태 | 취하 |
적층되어 사용되는 박막의 개수가 적고 식각 공정의 횟수가 적은, 그러한 단순화된 공정으로 극미세의 금속배선을 형성하는 방법이 제공된다. 이를 위한 본 발명의 일실시예에 따른 반도체장치 제조 방법은, 기판 상에 복수의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴들이 형성된 결과물상에 스페이서용 절연층을 형성하는 단계; 상기 스페이서용 절연층을 비등방성 식각하여, 상기 포토레지스트 패턴들의 측벽에 복수의 스페이서를 형성하면서 상기 기판의 어느 일부가 노출되는 제1오픈부를 형성하는 단계; 상기 포토레지스트 패턴들을 제거하여
기판 상에 복수의 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴들이 형성된 결과물상에 스페이서용 절연층을 형성하는 단계;상기 스페이서용 절연층을 비등방성 식각하여, 상기 포토레지스트 패턴들의 측벽에 복수의 스페이서를 형성하면서 상기 기판의 어느 일부가 노출되는 제1오픈부를 형성하는 단계;상기 포토레지스트 패턴들을 제거하여 상기 기판의 다른 일부가 노출되는 제2오픈부를 형성하는 단계; 및상기 제1 및 제2 오픈부 내에 도전층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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