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| 국가/구분 | 한국(KR)/공개특허 |
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| 국제특허분류(IPC9판) |
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| 출원번호 | 10-2012-0012250 (2012-02-07) |
| 공개번호 | 10-2012-0024907 (2012-03-14) |
| DOI | http://doi.org/10.8080/1020120012250 |
| 발명자 / 주소 | |
| 출원인 / 주소 |
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| 대리인 / 주소 |
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| 심사진행상태 | 취하(심사미청구) |
| 법적상태 | 취하 |
본 발명은 듀얼-다마신(Dual-Damascene) 공정을 이용한 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 금속배선 형성방법은, 제1금속배선이 절연막에 매립된 반도체 기판 상에 제1저유전막을 형성하는 단계; 상기 제1저유전막 상에 식각정지막 역할을 하는 비정질탄소막을 형성하는 단계; 상기 비정질탄소막 상에 제2저유전막을 형성하는 단계; 상기 제2저유전막, 비정질탄소막 및 제1저유전막을 차례로 식각하여 상기 제1금속배선을 노출시키는 비아홀을 형성하는 단계; 상기 제2저유전막과 비정질탄소막을 식각하여
제1금속배선이 절연막에 매립된 반도체 기판 상에 제1저유전막을 형성하는 단계;상기 제1저유전막 상에 식각정지막 역할을 하는 비정질탄소막을 형성하는 단계;상기 비정질탄소막 상에 제2저유전막을 형성하는 단계;상기 제2저유전막, 비정질탄소막 및 제1저유전막을 차례로 식각하여 상기 제1금속배선을 노출시키는 비아홀을 형성하는 단계;상기 제2저유전막과 비정질탄소막을 식각하여 상기 제2저유전막 내에 제2금속배선용 트렌치를 형성하는 단계;상기 비아홀 및 트렌치의 측벽과 저면에 확산방지막을 형성하는 단계; 및상기 확산방지막이 형성된 상기 비아홀 및
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