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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2013-0154140 (2013-12-11) | |
공개번호 | 10-2015-0029500 (2015-03-18) | |
등록번호 | 10-1522470-0000 (2015-05-15) | |
우선권정보 | 미국(US) 14/021,364 (2013-09-09) | |
DOI | http://doi.org/10.8080/1020130154140 | |
발명자 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2013-12-11) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
본 개시는 전도성 층 및 전도성 층 위의 저항 구성가능 구조물을 포함하는 반도체 구조물을 제공한다.저항 구성가능 구조물은 제1 전극, 제1 전극 위의 저항 구성가능 층, 및 저항 구성가능 층 위의 제2 전극을 포함한다.제1 전극은 전도성 층 상에 제1 측벽, 제2 측벽, 및 바닥 표면을 포함한다.제1 측벽과 제2 측벽 사이의 연결부는 전기장 강화 구조를 포함한다.본 개시는 또한, 전도성 층 상에 하드 마스크를 패터닝하고, 하드 마스크 주변에 스페이서를 형성하고, 하드 마스크의 적어도 일부를 제거하고, 스페이서 상에 컨포멀 저항 구성
반도체 구조물에 있어서, 전도성 층과;상기 전도성 층 위의 저항 구성가능 구조물(resistance configurable structure)을 포함하고, 상기 저항 구성가능 구조물은, 상기 전도성 층 상에 제1 측벽, 제2 측벽, 및 바닥 표면을 포함하는 제1 전극으로서, 상기 제1 측벽과 상기 제2 측벽 사이의 연결부(joint)는 전기장 강화 구조(electric field enhancement structure)를 포함하고, 상기 제1 측벽과 상기 제2 측벽은 서로 비대칭인 것인, 상기 제1 전극; 상기 제1 전극 위의 저항
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