초록 ▼

□ 연구의 목적 및 내용
본 연구 과제는 10nm급 차세대 반도체 소자 기술 구현을 위한 소자 연구 및 집적 공정 연구를 총괄적으로 수행하여 물리적 한계에 다다른 현 소자 기술의 해법을 제시하는 것을 목표로 함. 창의적 소자 연구로서 고성능 차세대 메모리용 소자를 위해 DRAM에서의 음의 커패시턴스 효과 및 2DEG 적용, PcRAM에서의 IPCM, ReRAM에서의 금속 양자점 삽입 자가정류 소자, HfO₂ 기반의 FeRAM, FeFET, 그리고 3차원 적층 구조의 메모리 소자를 위해 이용될 산화물 반도체

□ 연구의 목적 및 내용
본 연구 과제는 10nm급 차세대 반도체 소자 기술 구현을 위한 소자 연구 및 집적 공정 연구를 총괄적으로 수행하여 물리적 한계에 다다른 현 소자 기술의 해법을 제시하는 것을 목표로 함. 창의적 소자 연구로서 고성능 차세대 메모리용 소자를 위해 DRAM에서의 음의 커패시턴스 효과 및 2DEG 적용, PcRAM에서의 IPCM, ReRAM에서의 금속 양자점 삽입 자가정류 소자, HfO₂ 기반의 FeRAM, FeFET, 그리고 3차원 적층 구조의 메모리 소자를 위해 이용될 산화물 반도체 트랜지스터 소자에 대해 연구하였고, 도전적 집적 공정 연구로서 새로운 구조의 메모리 소자 및 3차원 메모리 소자 제작을 위한 기능성 ALD 박막 증착 기술 및 비정상거동의 메커니즘을 집중적으로 연구하였음.

□ 연구결과
오존 처리를 통해 2DEG의 전자농도를 제어할 수 있는 기술을 개발하였고, 2DEG를 전극으로 활용한 선택소자를 개발하고 전기적 특성을 평가하였음. 강유전체/상유전체 적층 시스템에 대한 올바른 물리적 모델을 제시하여 음의 커패시턴스 발현에 계면전 하층이 핵심적인 역할을 함을 규명함. 나노초 길이의 펄스 분석법을 통해 Al₂O₃/epitaxial-BaTiO₃ 적층구조 및 Al₂O₃/poly-HZO 적층구조 시스템에서 음의 커패시턴스 거동을 확인함. GeTe, Sb₂Te₃ ALD 기술을 개발하였고, 이를 바탕으로 GeTe₂-Sb₂Te₃ 초격자구조 증착 기술을 개발함. ReRAM 소자 내에 원하는 크기와 분포를 가지는 금속 양자점을 삽입하는 기술을 개발하였고, 이를 통해 최적의 성능을 나타내는 ReRAM 소자 개발에 성공함. 양자점 적용을 위한 crossbar array구조의 소자를 형성하였고 자가정류 특성을 확인함. 강유전 메모리 소자에 최적화된 강유전체 (Hf,Zr)O₂ 박막 특성을 확보함. 3D 커패시터 및 FET구조에 강유전체 (Hf,Zr)O₂박막을 적용하기 위한 제반 기술을 개발함. ALD 공정을 통해 n형 ZnSnO와 p형 SnO 채널막을 형성하는 기술을 개발하였고, TFT 공정 기술 최적화 연구 통해 우수한 성능의 n형, p형 산화물 반도체 TFT 제작 기술을 확보함. p형 SnO TFT에서 나타난 hysteresis 거동의 원인을 규명하고 해결책을 제시함. SrTiO₃ 박막의 ALD 공정에서 나타나는 비정상 성장 거동의 메커니즘을 규명함. 전구체와 산화제, 공정 온도를 조절하여 비정상 거동을 억제하고 우수한 특성을 나타내는 STO 박막 증착 공정을 개발함.

□ 연구결과의 활용계획
-차세대 반도체에 사용될 기능성 박막과 소자에 대한 이해 제시
-메모리 소자의 기존의 축소화 방식의 물리적 한계에 대한 창의적인 극복
-반도체 메모리 분야의 세계를 선도할 수 있는 그룹으로의 발돋움
-차세대 미래 메모리의 범세계적인 중심 연구그룹으로의 발전

(출처 : 한글요약문 5p)

Abstract ▼

□ Purpose&contents
The goal of research project is to develop integrated solution for current device technology challenged by physical limit by conducting both device and integrated process research and realizing 10nm class next-generation semiconductor device technology. The contents of this res

□ Purpose&contents
The goal of research project is to develop integrated solution for current device technology challenged by physical limit by conducting both device and integrated process research and realizing 10nm class next-generation semiconductor device technology. The contents of this research include the application of negative capacitance phenomenon and 2DEG on DRAM, interfacial phase-change memory (IPCM), metal quantum dot inserted self-rectifying device on ReRAM, FeRAM based on HfO₂, oxide semiconductor TFT for peripheral circuit of 3D stacking memory, functional ALD technique, nonideal ALD behaviors and their mechanisms.

□ Result
A technology to control the electron concentration of 2DEG through ozone treatment has developed. High performance selector device using 2DEG as an electrode was fabricated and evaluated. The correct physical model for the ferroelectric/dielectric system was proposed and a key role of interfacial charge layer in the negative capacitance development was revealed. A nanosecond-length pulse analysis was developed and the negative capacitance behavior in Al₂O₃ / epitaxial-BaTiO₃ structures and Al₂O₃ / poly-HZO structure systems was discovered for the first time in the world. GeTe and Sb₂Te₃ ALD technologies were developed and based on this, GeTe₂-Sb₂Te₃ superlattice structure deposition technology was developed and evaluated. Techniques for inserting metal quantum dots with desired size and distribution in ReRAM device were developed, and succeeded in developing ReRAM device showing optimum performance with metal quantum dots and fabricate crossbar array device to identify self-rectifying characteristics. Ferroelectric (Hf,Zr)O₂ thin film characteristics optimized for ferroelectric memory devices were developed. Various technologies for applying ferroelectric (Hf,Zr)O₂ thin films to 3D capacitors and FET structures were developed. ALD process for n-type ZnSnO and p-type SnO₂ channel layers were developed. n,p-type oxide semiconductor TFTs with excellent performance were developed through TFT fabrication process optimization study. The cause of hysteresis behavior in p-type SnO TFT were identified and solutions were proposed. The mechanism of the abnormal growth behavior in the ALD process of the SrTiO₃ thin film was investigated. Abnormal growth behavior was successfully suppressed by controlling precursors, oxidizers and process temperature in STO ALD process, which shows excellent electrical characteristics.

□ Expected Contribution
- Propose the understanding of functional thin films and devices to be used in next-generation semiconductors
- Overcome the physical limitations of the existing scaling method of memory devices in creative ways
- Become a leading group in semiconductor memory field
- Evolution into the global next-generation memory research group

(출처 : SUMMARY 6p)

목차 Contents

• 표지 ... 1
• 목차 ... 3
• 연구계획 요약문 ... 4
• 연구결과 요약문 ... 5
• 한글요약문 ... 5
• SUMMARY ... 6
• 연구내용 및 결과 ... 7
• 1. 연구개발과제의 개요 ... 7
• 2. 국내외 기술개발 현황 ... 8
• 3. 연구수행 내용 및 결과 ... 13
• 4. 목표달성도 및 관련분야에의 기여도 ... 78
• 5. 연구결과의 활용계획 ... 84
• 6. 연구과정에서 수집한 해외 과학기술정보 ... 86
• 7. 주관연구책임자 대표적 연구실적 ... 91
• 8. 참고문헌 ... 91
• 9. 연구성과 ... 93
• 10. 국가과학기술지식정보서비스에 등록한 연구시설‧장비 현황 ... 113
• 11. 연구개발과제 수행에 따른 연구실 등의 안전조치 이행실적 ... 113
• 12. 기타사항 ... 113
• [별첨1] 대 표 연 구 성 과 ... 114
• [별첨2] 세부 목표 관련 증빙 ... 129
• 끝페이지 ... 148