초록

글래스 코어의 내부에 단차 구조의 캐비티를 형성하고, 캐비티 내에 반도체 칩을 매립함과 더불어, 반도체 칩이 매립되는 면과 반대되는 면에 MIM 커패시터(metal-insulator-metal capacitor)를 형성하여 회로 집적도를 향상시킬 수 있는 칩 내장형 PCB 및 그 제조 방법과, 그 적층 패키지에 대하여 개시한다.

대표청구항 ▼

상면 및 하면을 구비하며, 캐비티 및 상기 캐비티와 이격 배치되는 관통 홀을 갖는 글래스 코어; 상기 글래스 코어의 상면 및 하면과, 상기 관통 홀 내에 형성된 제1 회로패턴; 상기 제1 회로패턴으로부터 연장 형성된 제1 전극과, 상기 제1 전극 상에 차례로 적층 형성된 유전체층 및 제2 전극을 갖는 커패시터; 상기 글래스 코어의 캐비티 내에 삽입된 반도체 칩; 상기 글래스 코어의 상면 및 하면을 덮으며, 상기 반도체 칩, 제1 회로패턴 및 커패시터의 제2 전극의 일부를 각각 노출시키는 제1 개구를 갖는 제1 절연층; 상기 제1 절

상면 및 하면을 구비하며, 캐비티 및 상기 캐비티와 이격 배치되는 관통 홀을 갖는 글래스 코어; 상기 글래스 코어의 상면 및 하면과, 상기 관통 홀 내에 형성된 제1 회로패턴; 상기 제1 회로패턴으로부터 연장 형성된 제1 전극과, 상기 제1 전극 상에 차례로 적층 형성된 유전체층 및 제2 전극을 갖는 커패시터; 상기 글래스 코어의 캐비티 내에 삽입된 반도체 칩; 상기 글래스 코어의 상면 및 하면을 덮으며, 상기 반도체 칩, 제1 회로패턴 및 커패시터의 제2 전극의 일부를 각각 노출시키는 제1 개구를 갖는 제1 절연층; 상기 제1 절연층 상에 배치되어, 상기 반도체 칩, 제1 회로패턴 및 커패시터의 제2 전극과 전기적으로 각각 접속되는 제2 회로패턴; 상기 제2 회로패턴 및 제1 절연층 상에 적층 형성되며, 상기 제2 회로패턴의 일부를 각각 노출시키는 제2 개구를 갖는 제2 절연층; 및 상기 제2 절연층 상에 배치되어, 상기 제2 회로패턴과 전기적으로 접속되는 제3 회로패턴;을 포함하는 것을 특징으로 하는 칩 내장형 PCB.