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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2016-0071879 (2016-06-09) | |
공개번호 | 10-2017-0139737 (2017-12-20) | |
등록번호 | 10-2382635-0000 (2022-03-30) | |
DOI | http://doi.org/10.8080/1020160071879 | |
발명자 / 주소 |
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심사청구여부 | 있음 (2020-03-18) | |
심사진행상태 | 등록결정(재심사후) | |
법적상태 | 등록 |
본 발명은 전력 반도체의 웨이퍼 레벨의 칩 스케일 패키지에 대한 것으로, 듀얼 N-채널을 갖는 전력 반도체를 직접 리드 프레임에 부착하여 접촉 저항을 떨어뜨리며, 2개의 반도체 소자를 가로 지르는 낮은 저항의 공통 드레인 전극을 두껍게 형성하여 전체 전류 경로에서 저항을 낮게 한다. 그래서 스위칭 손실이 적은 전력 반도체의 웨이퍼 레벨의 칩 스케일 패키지를 제조할 수 있다. 또한 선택적으로 백 사이드 그라인딩을 이용해서 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지를 제조함으로써, 웨이퍼의 휨 현상을 제거하여 웨이퍼 핸들링시 전력 반
하나의 반도체 기판에 형성된 제1 반도체 소자와 제2 반도체 소자를 포함하고, 듀얼 채널을 갖는 전력 반도체;상기 제1 및 제2 반도체 소자에 공통으로 사용되는 공통 드레인 전극;상기 제1 반도체 상에 형성된 제1 소스 금속 범프;상기 제2 반도체 상에 형성된 제2 소스 금속 범프;를 포함하고, 상기 제1 소스 금속 범프, 상기 공통 드레인 전극, 상기 제2 소스 금속 범프 순으로 전류 경로를 형성하며,상기 공통 드레인 전극은,상기 전력 반도체의 하면에 형성된 백 메탈층, 제1 금속층, 제2 금속층을 포함하고, 상기 제1 금속층이
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