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| 국가/구분 | 한국(KR)/공개특허 | |
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| 국제특허분류(IPC8판) |
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| 출원번호 | 10-2017-0148868 (2017-11-09) | |
| 공개번호 | 10-2019-0052970 (2019-05-17) | |
| DOI | http://doi.org/10.8080/1020170148868 | |
| 발명자 / 주소 | ||
| 출원인 / 주소 |
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| 대리인 / 주소 |
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| 심사청구여부 | 있음 (2017-11-09) | |
| 심사진행상태 | 거절결정(일반) | |
| 법적상태 | 거절 |
본 발명은 SiC 전력 반도체 디바이스 및 이의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 게이트 영역의 평면상 양측에 게이트 영역의 깊이보다 더 깊게 형성되고 소스 전극과 전기적으로 접속된 더미 트렌치 영역이 위치하므로, 게이트 영역에 전계가 집중되는 것을 완화시킬 수 있으며, 게이트 절연막이 전계 집중에 의해 열화되는 것을 방지하여 신뢰성을 향상시키는데 있다. 이를 위해 본 발명은 제1면과 제2면을 갖는 평평한 제1도전형 기판과, 제1도전형 기판의 제1면에 형성된 제1도전형 에피층과 제1도전형 에피층의 제1면에 형
제1면과 제2면을 갖는 평평한 제1도전형 기판;상기 제1도전형 기판의 제1면에 형성된 제1도전형 에피층;상기 제1도전형 에피층의 제1면에 형성된 제2도전형 웰영역;상기 제2도전형 웰영영의 제1면으로부터 상기 제1도전형 에피층이 형성된 방향으로 형성된 제1도전형 소스 영역;상기 제2도전형 웰영역의 제1면으로부터, 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 형성된 제1트렌치를 채우도록 형성된 게이트 영역;상기 제2도전형 웰영역의 제1면으로부터 제2면 방향으로, 상기 게이트 영역의 평면상 외측에 일정깊이로 형성된 제1도
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