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[한국특허] 나노 와이어 스택 GAA 디바이스용 별개의 에피택시 층
SEPARATE EPITAXY LAYERS FOR NANOWIRE STACK GAA DEVICE 원문보기

IPC분류정보
국가/구분 한국(KR)/등록특허
국제특허분류(IPC8판)
  • H01L-029/423
  • H01L-021/02
  • H01L-021/8238
  • H01L-027/092
  • H01L-029/06
  • H01L-029/78
출원번호 10-2019-0119062 (2019-09-26)
공개번호 10-2020-0035896 (2020-04-06)
등록번호 10-2270969-0000 (2021-06-24)
우선권정보 미국(US) 62/736,962 (2018-09-26);미국(US) 16/536,113 (2019-08-08)
DOI http://doi.org/10.8080/1020190119062
발명자 / 주소
  • 리 텅 잉 / 중화민국, 타이완, 신추, 신추 사이언스 파크, 리-신 로드 *, 넘버 *
  • 시아오 멩-슈안 / 중화민국, 타이완, 신추, 신추 사이언스 파크, 리-신 로드 *, 넘버 *
  • 창 카이-타이 / 중화민국, 타이완, 신추, 신추 사이언스 파크, 리-신 로드 *, 넘버 *
출원인 / 주소
  • 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 / 중화민국, 타이완, 신추, 신추 사이언스 파크, 리-신 로드 *, 넘버 *
대리인 / 주소
  • 김태홍; 김진회
심사청구여부 있음 (2019-09-26)
심사진행상태 등록결정(일반)
법적상태 등록

초록 ▼

본 발명은 개별적으로 형성된 나노 와이어 반도체 스트립의 스택으로부터 게이트-올-어라운드("GAA") 디바이스를 형성하기 위한 기술을 설명한다. 개별적으로 형성된 나노 와이어 반도체 스트립은 각각의 GAA 디바이스에 맞게 조정된다. 트렌치가 에피택시 층의 제1 스택에 형성되어, 에피택시 층의 제2 스택을 형성하기 위한 공간을 한정한다. 트렌치 바닥이 변형되어, 형상 또는 결정질 패싯 배향에서 결정되거나 또는 공지된 파라미터를 갖는다. 트렌치 바닥의 공지된 파라미터가 사용되어, 상대적으로 평평한 기저 표면을 가진 트렌치 바닥을 채우는

대표청구항 ▼

집적 회로로서,제1 기판 영역 및 제2 기판 영역을 포함하는 기판;상기 제1 기판 영역 위의 제1 반도체 재료의 제1 복수의 스트립, 상기 제1 복수의 스트립 중 적어도 하나를 에워싸는 제1 게이트 구조물, 및 상기 제1 복수의 스트립 중 적어도 하나와 컨택하는 제1 소스/드레인 구조물을 포함하는 제1 디바이스;상기 제2 기판 영역 위의 제2 반도체 재료의 제2 복수의 스트립, 상기 제2 복수의 스트립 중 적어도 하나를 에워싸는 제2 게이트 구조물, 및 상기 제2 복수의 스트립 중 적어도 하나와 컨택하는 제2 소스/드레인 구조물을

이 특허에 인용된 특허 (3)

  1. [한국] 트랜치-구속 에피택셜 성장 디바이스 층(들) | 필라리세티, 라비, 성, 승 훈, 고엘, 니티, 카발리에로스, 잭 티., 다스굽타, 산사프탁, 르, 반 에이치., 라츠마디, 윌리, 라도사블제비크, 마르코, 듀이, 길버트, 텐, 한 우이, 무커지, 닐로이, 맷츠, 매튜 브이., 차우, 로버트 에스.
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  2. [한국] 반도체 소자의 제조하는 방법 | 탕, 포런, 김선정, 양문승, 이승훈, 이현정, 정근희
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  3. [한국] 나노와이어 형 채널 영역이 적층된 전계 효과 트랜지스터 및 그 제조 방법 | 로더 마크 에스., 오브라도빅 보르나
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이 특허를 인용한 특허 (1)

  1. [한국] 반도체 디바이스 및 그 제조 방법 | 창 멩-시엥, 후앙 치아-엔, 왕 이흐
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