초록 ▼

본 발명에 따른 반도체 디바이스를 제조하는 방법은: 제1 GAA(gate-all-around) 트랜지스터의 채널을 형성하기 위한 제1 적층형 핀 구조로서, 초기 볼륨의 제1 채널 재료를 포함하는 것인 제1 적층형 핀 구조, 및 제2 GAA 트랜지스터의 채널을 형성하기 위한 제2 적층형 핀 구조로서, 초기 볼륨의 제2 채널 재료를 포함하는 것인 제2 적층형 핀 구조를 포함하는 기판을 제공하는 단계; 제1 GAA 트랜지스터의 딜레이에 대응하는 소정량만큼 상기 초기 볼륨의 제2 채널 재료를 상기 초기 볼륨의 제1 채널 재료에 대해 감소시

본 발명에 따른 반도체 디바이스를 제조하는 방법은: 제1 GAA(gate-all-around) 트랜지스터의 채널을 형성하기 위한 제1 적층형 핀 구조로서, 초기 볼륨의 제1 채널 재료를 포함하는 것인 제1 적층형 핀 구조, 및 제2 GAA 트랜지스터의 채널을 형성하기 위한 제2 적층형 핀 구조로서, 초기 볼륨의 제2 채널 재료를 포함하는 것인 제2 적층형 핀 구조를 포함하는 기판을 제공하는 단계; 제1 GAA 트랜지스터의 딜레이에 대응하는 소정량만큼 상기 초기 볼륨의 제2 채널 재료를 상기 초기 볼륨의 제1 채널 재료에 대해 감소시키는 감소 단계; 및 상기 제1 채널 재료와 상기 제2 채널 재료 둘레에 각각 제1 GAA 게이트 구조와 제2 GAA 게이트 구조를 형성하는 형성 단계를 포함한다.

대표청구항 ▼

반도체 디바이스를 제조하는 방법으로서,기판을 제공하는 단계로서, 기판은:제1 GAA(gate-all-around) 트랜지스터의 채널을 형성하기 위한 제1 적층형 핀 구조로서, 제1 채널 재료 및 제1 희생 재료가 제1 적층형 핀 구조의 일측에서 노출되도록, 제1 희생 재료의 상위 부분과 하위 부분의 사이에 제공되는 초기 볼륨의 제1 채널 재료를 포함하는 것인 제1 적층형 핀 구조, 및제2 GAA 트랜지스터의 채널을 형성하기 위한 제2 적층형 핀 구조로서, 제2 채널 재료 및 제2 희생 재료가 제2 적층형 핀 구조의 일측에서 노출되도

반도체 디바이스를 제조하는 방법으로서,기판을 제공하는 단계로서, 기판은:제1 GAA(gate-all-around) 트랜지스터의 채널을 형성하기 위한 제1 적층형 핀 구조로서, 제1 채널 재료 및 제1 희생 재료가 제1 적층형 핀 구조의 일측에서 노출되도록, 제1 희생 재료의 상위 부분과 하위 부분의 사이에 제공되는 초기 볼륨의 제1 채널 재료를 포함하는 것인 제1 적층형 핀 구조, 및제2 GAA 트랜지스터의 채널을 형성하기 위한 제2 적층형 핀 구조로서, 제2 채널 재료 및 제2 희생 재료가 제2 적층형 핀 구조의 일측에서 노출되도록, 제2 희생 재료의 상위 부분과 하위 부분의 사이에 제공되는 초기 볼륨의 제2 채널 재료를 포함하는 것인 제2 적층형 핀 구조를 포함하는 것인 기판 제공 단계;상기 제1 적층형 핀 구조의 측벽을 마스킹하는 단계;마스킹 이후에, 제2 GAA 트랜지스터의 미리 정해놓은 딜레이에 대응하는 트리밍 볼륨으로 상기 초기 볼륨의 제2 채널 재료를 트리밍하도록 제2 적층형 핀 구조를 에칭하는 것을 통하여, 제1 GAA 트랜지스터의 딜레이에 대응하는 미리 정해놓은 양만큼 상기 초기 볼륨의 제2 채널 재료를 상기 초기 볼륨의 제1 채널 재료에 대해 감소시키는 감소 단계; 및상기 제1 채널 재료와 상기 제2 채널 재료 둘레에 각각 제1 GAA 게이트 구조와 제2 GAA 게이트 구조를 형성하는 형성 단계를 포함하는 방법.