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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2020-0183288 (2020-12-24) | |
공개번호 | 10-2021-0098834 (2021-08-11) | |
등록번호 | 10-2368332-0000 (2022-02-23) | |
우선권정보 | 미국(US) 62/968,396 (2020-01-31);미국(US) 63/038,154 (2020-06-12);미국(US) 17/086,628 (2020-11-02) | |
DOI | http://doi.org/10.8080/1020200183288 | |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2020-12-24) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
반도체 디바이스는 반도체 기판을 포함하고, 한 쌍의 금속 게이트들은 반도체 기판으로부터 상방으로 연장된다.한 쌍의 금속 게이트들의 내부 측벽들 사이에는 제 1 및 제 2 채널 영역들이 배치된다. 제 1 및 제 2 드레인 영역들은 한 쌍의 금속 게이트들의 내부 측벽들 사이에 배치되고, 각각 제 1 및 제 2 채널 영역들 바로 위에 배치된다.제 1 및 제 2 소스 영역들은 각각 제 1 및 제 2 채널 영역들 바로 아래에 있는 한 쌍의 금속 게이트들의 내부 측벽들 사이에 배치된다.캐패시터 유전체 구조물은 제 1 및 제 2 하부 소스 영역
반도체 디바이스에 있어서,반도체 기판;서로 평행하게 상기 반도체 기판으로부터 상방으로(upward) 연장되고, 서로 이격된 내부 측벽들을 갖는 한 쌍의 금속 게이트들;상기 한 쌍의 금속 게이트들의 내부 측벽들 사이에 배치된 제 1 및 제 2 채널 영역들;상기 한 쌍의 금속 게이트들의 내부 측벽들 사이에 배치되고, 상기 제 1 및 제 2 채널 영역들 바로 위에 각각 배치된 제 1 및 제 2 드레인 영역들; 상기 제 1 및 제 2 채널 영역들 바로 아래의 상기 한 쌍의 금속 게이트들의 내부 측벽들 사이에 각각 배치된 제 1 및 제 2
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