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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2023-0100730 (2023-08-01) | |
공개번호 | 10-2023-0118785 (2023-08-14) | |
DOI | http://doi.org/10.8080/1020230100730 | |
발명자 / 주소 | ||
출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2023-08-01) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 공개 |
본 발명의 실시예에 따른 반도체 장치는 제 1 방향으로 연장된 활성 영역을 포함하는 기판, 상기 활성 영역을 상기 제 1 방향과 교차하는 제 2 방향으로 가로지르는 비트 라인 구조체들, 상기 기판 상의 상기 비트 라인 구조체들의 일 측벽 상에 배치된 제 1 스페이서 및 인접하는 상기 비트 라인 구조체들 사이의 상기 활성 영역의 단부 상에 배치된 스토리지 노드 콘택을 포함하되, 상기 제 1 스페이서는 상기 비트 라인 구조체들 각각과 상기 스토리지 노드 콘택 사이의 제 1 부분, 상기 제 1 부분과 상기 스토리지 노드 콘택 사이의 제
제 1 방향으로 연장된 활성 영역을 포함하는 기판;상기 활성 영역을 상기 제 1 방향과 다른 제 2 방향으로 가로지르는 비트 라인 구조체;상기 비트 라인 구조체의 제 1 측벽 상에 배치되는 제 1 스페이서; 및상기 활성 영역에 접하는 스토리지 노드 콘택 및 상기 스토리 노드 콘택 상에 배치되는 랜딩 패드를 포함하는 스토리지 노드 구조체를 포함하되,상기 제 1 스페이서는:상기 비트 라인 구조체의 상기 제 1 측벽 상에 배치되는 제 1 서브 스페이서;상기 제 1 서브 스페이서로부터 수평으로 이격되는 제 2 서브 스페이서;상기 제 1 서
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