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NTIS 바로가기국가/구분 | United States(US) Patent 공개 |
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국제특허분류(IPC7판) |
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출원번호 | US-0214585 (2016-07-20) |
공개번호 | US-0025936 (2018-01-25) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 0 인용 특허 : 0 |
Methods of lithographic patterning to form interconnect structures for a chip. A hardmask layer is formed on a dielectric layer. A sacrificial layer is formed on the hardmask layer. First opening and second openings are formed in the sacrificial layer that extend through the sacrificial layer to the
1. A method of forming an interconnect level, the method comprising: forming a hardmask layer on a dielectric layer;forming a first sacrificial layer on the hardmask layer;forming a first opening and a second opening in the first sacrificial layer that extend through the first sacrificial layer to t
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