$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

CMOS adder using exclusive OR and/or exclusive-NOR gates 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-007/50
출원번호 US-0600169 (1984-04-13)
우선권정보 EP-0103653 (1983-04-15)
발명자 / 주소
  • Uhlenhoff Arnold (Emmendingen DEX)
출원인 / 주소
  • ITT Industries, Inc. (New York NY 02)
인용정보 피인용 횟수 : 17  인용 특허 : 4

초록

To implement CMOS EXORs or EXNORs, four transistors are used which have one end of their channels tied to the gate output. The first and fourth transistors are one conductivity type, and the second and third transistors are of the other conductivity type. One of the inputs is split up into two sub-i

대표청구항

A CMOS full-adder stage having first inputs including two sub-inputs for a first signal to be added and a second input for a second signal to be added, and with a carry input for an uninverted carry signal, comprising: first and second exclusive-OR (EXOR) gate implemented using complementary metal-o

이 특허에 인용된 특허 (4)

  1. Maitland David Steven (Loveland CO) Thayer Billy E. (Loveland CO), Binary adder.
  2. Suganuma Kazuo (Yokohama JPX), Full adder.
  3. Colardelle, Joel S. G., Integrated circuit three-input binary adder cell with high-speed sum propagation.
  4. Stewart Roger Green (Neshanic Station NJ), Transition detector.

이 특허를 인용한 특허 (17)

  1. Knauer Karl (Grafing DEX) Kamp Winfried (Munich DEX), Adder cell for carry-save arithmetic.
  2. Lanfranca Michel J. (Paris FRX) Labrousse Jean-Michel J. (Paris FRX) Deneuchatel Christian M. (Velizy FRX), Arithmetic and logic circuit stage.
  3. Bui Tuan H. (Jamesburg NJ), Binary adder.
  4. Licciardi Luigi (Almese ITX) Torielli Alessandro (Turin ITX), CMOS cell for logic operations with fast carry.
  5. Fang Sheng (San Antonio TX), CMOS full adder circuit.
  6. Lee Peter (Freiburg DEX) Theus Ulrich (Gundelfingen DEX), CMOS full-adder stage.
  7. Henlin Dennis A. (Dracut MA), CMOS subtractor.
  8. Kloker Kevin L. (Arlington Heights IL) Cieslak Ronald H. (Chicago IL), Exclusive OR/NOR gate having cross-coupled transistors.
  9. Hara Hiroyuki (Tokyo JPX) Sugimoto Yasuhiro (Yokohama JPX), Full adder circuit having an exclusive-OR circuit.
  10. Elliott, Gary; Elliott, Pamela, Glove.
  11. Mazin Moshe (Andover MA) Henlin Dennis A. (Dracut MA) Lewis Edward T. (Sudbury MA), High speed full adder.
  12. Shin, Jin-Uk; Kwong, Lancelot Y.; Shrivastav, Gaurav, High-speed static XOR circuit.
  13. Sutherland Ivan E., Inverse toggle XOR and XNOR circuit.
  14. Katakura,Hiroshi; Nakashima,Yasuhiko, Logic circuit.
  15. Hara Hiroyuki (Tokyo JPX) Sugimoto Yasuhiro (Yokohama JPX), Logic operation circuit having an exclusive-OR circuit.
  16. Ikumi Nobuyuki (Tokyo JPX), Precharge-type carry chained adder circuit.
  17. Hoover, Bruce G., Versatile sanding glove.
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로