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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0429811 (1995-04-27) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 23 인용 특허 : 0 |
An improved process for planarization of an integrated circuit structure having raised portions is provided. A conformal insulating layer is deposited over the structure. Next, a sacrificial dielectric layer is formed over the insulating layer. A planarization layer is formed over the dielectric lay
A method for planarization of an integrated circuit structure, said structure having metallurgy lines having a given thickness; the method which comprises; (a) depositing a silicon oxide insulating layer over said structure having a thickness greater than said thickness of said metallurgy lines; (b)
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