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Row/column decoder circuits for a semiconductor memory device 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G11C-007/00
  • G11C-008/00
출원번호 US-0778720 (1996-12-27)
우선권정보 KR-0066050 (1995-12-29)
발명자 / 주소
  • Chung In Sool,KRX
  • Lee Jae Jin,KRX
출원인 / 주소
  • Hyundai Electronics Industries Co., Ltd., KRX
대리인 / 주소
    Reid & Priest LLP
인용정보 피인용 횟수 : 14  인용 특허 : 5

초록

Row/column decoder circuits for a semiconductor memory device. Switching elements are used to separate a main power line from the row decoder circuit to block power from the main power line to the row decoder circuit when a word line is not driven. Therefore, the amount of standby current consumptio

대표청구항

[ What is claimed is:] [1.] A row decoder circuit for a semiconductor memory device which has a plurality of memory cells each including one MOS transistor and one capacitor, comprising:main row decoding means for decoding a row address to select a word line corresponding to the row address;at least

이 특허에 인용된 특허 (5)

  1. Ogihara Masaki (Yokohama JPX), Dram using word line potential control circuit.
  2. Chappell Barbara A. (Amawalk NY) Rajeevakumar Thekkemadathil V. (Scarsdale NY) Schuster Stanley E. (Granite Springs NY) Terman Lewis M. (South Salem NY), High-performance, high-density CMOS decoder/driver circuit.
  3. Noda Kenji (Tokyo JPX), Low-power consumption simple row addressing system incorporated in semiconductor memory device for boosting selected wor.
  4. Takashina Nobuaki (Kawasaki JPX), Non-volatile semiconductor memory device.
  5. Yoshida Makoto (Nara JPX), Static random access memory of an energy-saving type.

이 특허를 인용한 특허 (14)

  1. Cha, Jin Youp; Kim, Jae Il, Column select signal generation circuit.
  2. Manstretta Alessandro,ITX ; Pierin Andrea,ITX ; Torelli Guido,ITX, High voltage driver circuit for a decoding circuit in multilevel non-volatile memory devices.
  3. Morzano,Christopher K.; Wright,Jeffrey P., Memory array decoder.
  4. Scheuerlein, Roy E., Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays.
  5. Scheuerlein, Roy E., Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays.
  6. Kohno Fumihiro,JPX, Semiconductor memory device.
  7. Kohno Fumihiro,JPX, Semiconductor memory device.
  8. Kohno Fumihiro,JPX, Semiconductor memory device.
  9. Kohno Fumihiro,JPX, Semiconductor memory device having level-shifted precharge signal.
  10. Kohno Fumihiro,JPX, Semiconductor memory device having level-shifted precharge signal.
  11. Han, Gong-Heum; Nam, Hyou-Youn; Lim, Bo-Tak; Park, Han-Byung; Jung, Soon-Moon; Lim, Hoon, Semiconductor memory device having three dimensional structure.
  12. Uetake,Toshiyuki, Semiconductor memory device with reduced leak current.
  13. Park, Han-Byung; Jung, Soon-Moon; Lim, Hoon, Semiconductor memory devices having vertically-stacked transistors therein.
  14. Choi Byoung Jin,KRX, Sub row decoder circuit for semiconductor memory device.
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