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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0268236 (2002-10-10) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 17 인용 특허 : 4 |
A method and system for reducing noise in a power grid of an integrated circuit, which optimizes the placement and sizing of decoupling capacitors in the power grid. Logic cells are located in a first layout of the integrated circuit with empty spaces between the adjacent cells, and the placement of
1. A method of reducing noise in a power grid of an integrated circuit, comprising the steps of:locating logic cells in a first layout of the integrated circuit with empty spaces between the adjacent cells; iteratively changing the placement of the cells to a second layout wherein the size of the em
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