[특허]Double gate MOSFET device

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-027/01
출원번호	US-0976278 (2004-10-29)
등록번호	US-7423321 (2008-09-09)
발명자 / 주소	Liao,Wen Shiang Shiau,Wei Tsun
출원인 / 주소	United Microelectronics Corp.
대리인 / 주소	Novick,Harold L.
인용정보	피인용 횟수 : 1 인용 특허 : 16

초록 ▼

A method of fabricating a double gate MOSFET device is provided. The present invention overetches a silicon layer overlying a buried oxide layer using a hard mask of cap oxide on the silicon layer as an etching mask. As a result, source, drain and channel regions are formed extending from the buried oxide layer, and a pair of recesses are formed under the channel regions in the buried oxide layer. The channel is a fin structure with a top surface and two opposing parallelly sidewalls. The bottom recess is formed under each opposing sidewall of the fin structure. A conductive gate layer is formed straddling the fin structures. The topography of the conductive gate layer significantly deviates from the conventional plainer profile due to the bottom recess structures under the channel regions, and a more uniformly distributed doped conductive gate layer can be obtained. Hence, the depletion effect of the conductive polysilicon gate while operating the device can be suppressed and the device drive-on currents can be further enhanced.

대표청구항 ▼

What is claimed is: 1. A double gate FinFET transistor device, comprising: a semiconductor substrate; a buried oxide layer on said semiconductor substrate, said buried oxide layer having a protrusive portion and a recess portion; a fin structure having two opposing sidewalls on said protrusive portion of said buried oxide, said fin structure being divided into a source region, a drain region, and a channel region located between said source and drain region; a gate dielectric layer on said two opposing sidewalls of said fin structure in said channel region; and a gate film including dopants, said gate film straddling on said fin structure in said channel region and extending to said recess portion of said buried oxide layer, wherein two surfaces of said two opposing sidewalls of said channel region of said fin structure extend smoothly to said buried oxide layer, such that said gate film along said two opposing sidewall of said channel region has a uniform dopant distribution. 2. A double gate FinFET transistor device according to claim 1, wherein said fin structure comprises silicon. 3. The double gate FinFET transistor device according to claim 1, further comprising a cap layer on said fin structure under said gate film. 4. The double gate FinFET transistor device according to claim 1, wherein said gate film comprises doped polysilicon.

이 특허에 인용된 특허 (16)

An, Judy Xilin; Yu, Bin, Asymmetrical double gate or all-around gate MOSFET devices and methods for making same.
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Yeo,Yee Chia; Wang,Ping Wei; Chen,Hao Yu; Yang,Fu Liang; Hu,Chenming, Doping of semiconductor fin devices.
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Lee, Jong-Ho, Double-gate FinFET device and fabricating method thereof.
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Lin, Ming-Ren; Goo, Jung-Suk; Wang, Haihong; Xiang, Qi, FinFET device incorporating strained silicon in the channel region.
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Nowak,Edward J.; Rainey,BethAnn, FinFET having suppressed parasitic device characteristics.
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Chenming Hu ; Tsu-Jae King ; Vivek Subramanian ; Leland Chang ; Xuejue Huang ; Yang-Kyu Choi ; Jakub Tadeusz Kedzierski ; Nick Lindert ; Jeffrey Bokor ; Wen-Chin Lee, Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture.
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Grupp, Daniel E.; Connelly, Daniel J., Insulated gate field effect transistor having passivated schottky barriers to the channel.
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Azami, Munehiro; Kokubo, Chiho; Shiga, Aiko; Isobe, Atsuo; Shibata, Hiroshi; Yamazaki, Shunpei, Method for manufacturing semiconductor device.
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Wu, Chung Cheng; Wu, Shye-Lin, Method of forming an N channel and P channel FINFET device on the same semiconductor substrate.
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Yeo, Yee-Chia; Yang, Fu-Liang; Hu, Chenming, Multiple-gate transistors with improved gate control.
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Hareland, Scott A.; Chau, Robert S.; Doyle, Brian S.; Datta, Suman; Jin, Been-Yih, Nonplanar device with stress incorporation layer and method of fabrication.
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K. Paul L. Muller ; Edward J. Nowak ; Hon-Sum P. Wong, Process for making planarized silicon fin device.
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Fried, David M.; Hoague, Timothy J.; Nowak, Edward J.; Rankin, Jed H., Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same.
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Ohmi Tadahiro,JPX ; Miyawaki Mamoru,JPX, Semiconductor device with insulated gate transistor.
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Hill, Wiley Eugene; Ahmed, Shibly S.; Wang, Haihong; Yu, Bin, Systems and methods for forming dense n-channel and p-channel fins using shadow implanting.
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Chau, Robert S.; Doyle, Brian S.; Kavalieros, Jack; Barlage, Douglas; Datta, Suman; Hareland, Scott A., Tri-gate devices and methods of fabrication.
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이 특허를 인용한 특허 (1)

Shi, Zhonghai; Nguyen, Bich-Yen; Sánchez, Héctor, Electronic device including semiconductor fins and a process for forming the electronic device.
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IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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