초록 ▼

최근 고속 DRAM의 수요가 폭발적으로 늘어나면서, 고속 DRAM에 대한 연구의 중요성이 부각되고 있다. 그런데 DRAM system의 경우, channel 상의 여러 문제로 인하여, 고속 signaling의 구현에 어려움이 많다. 이에, 본 연구실에서는 고속 DRAM interface 실현을 위해, chip pin parasitic 및 DIMM connector를 포함한 DRAM channel Modeling을 수행하고, 이를 바탕으로 DFE 방식의 수신회로, Low jjitter DLL, Adaptive reference를 이용

최근 고속 DRAM의 수요가 폭발적으로 늘어나면서, 고속 DRAM에 대한 연구의 중요성이 부각되고 있다. 그런데 DRAM system의 경우, channel 상의 여러 문제로 인하여, 고속 signaling의 구현에 어려움이 많다. 이에, 본 연구실에서는 고속 DRAM interface 실현을 위해, chip pin parasitic 및 DIMM connector를 포함한 DRAM channel Modeling을 수행하고, 이를 바탕으로 DFE 방식의 수신회로, Low jjitter DLL, Adaptive reference를 이용한 수신회로, PVT 변화에 둔감한 송신 회로등을 내장한 2Gbps급의 고속 CMOS DRAM interface system 구현에 성공하였다. 이는 현재 DDR의 속도가 400Mbps라는 점을 감안 할때 향후 수년 내에 바로 생산 기술에 응용 가능하리라 예상한다.

Abstract ▼

Recently, the demand on high speed DRAM interface has been rapidly increased. In this research, the characteristics of DRAM interface channel was modeled through measurements and simulations, and the high-speed interface circuits for DRAM were developed, and then the 2Gbps DRAM interface system was

Recently, the demand on high speed DRAM interface has been rapidly increased. In this research, the characteristics of DRAM interface channel was modeled through measurements and simulations, and the high-speed interface circuits for DRAM were developed, and then the 2Gbps DRAM interface system was successfully developed based on the developed DRAM channel model and high-speed circuits. The developed DRAM channel model includes transmission lines, chip pin parasitics and DIMM connectors. The developed high-speed circuits includes a DFE receiver, a low jitter DLL, a timing skew compensation circuit, an adaptive reference receiver and a PVT insensitive transmitter.

목차 Contents

• 국가지정연구실 1단계 연구보고서;고속 DRAM 버스 인터페이스 설계기술 개발...1
• 제출문...2
• 보고서초록...3
• 요약문...4
• SUMMARY...6
• COTENTS...7
• 목차...8
• 제 1 장 연구개발과제의 개요...9
• 1절 연구개발의 목적...9
• 2절 연구개발의 필요성...10
• 3절 연구개발의 범위...11
• 제 2 장 국내외 기술개발 현황...12
• 1절 국내외 기술개발 현황...12
• 2절 본 연구결과의 국내외 기술개발 현황에 차지하는 위치...12
• 제 3 장 연구개발수행 내용 및 결과...13
• 1절 DRAM Channel Modeling...13
• 1. Chip Pin Parasitic 및 DIMM Connector Modeling...13
• 2. DDR Channel측정 및 Modeling...27
• 2절 Development of high speed interface circuits...32
• 1. Low jjitter PLL/DLL의 개발...32
• 2. Decision feedback equalization Receiver...34
• 3. Timing Skew Compensation Circuit...39
• 4. PVT Insensitive Transmitter...46
• 5. Addaptive Reference 회로를 이용한 DRAM bus용 수신회로...48
• 6. Low Jitter, Low Voltage DLL 설계 (위탁)...50
• 3절 Development of 2Gbps DRAM interface System...81
• 제 4 장 목표달성도 및 관련분야에의 기여도...101
• 1절 연도별 연구목표 및 평가 착안점...101
• 2절 연구개발 목표의 달성도 및 관련분야 기술발전에의 기여도...103
• 제 5 장 연구개발결과의 활용계획...106
• 1절 추가연구의 필요성...106
• 2절 타 연구에의 응용...106
• 3절 기업화 추진 방안...107
• 제 6 장 연구개발과정에서 수집한 해외과학기술정보...108
• 제 7 장 참고문헌...109
• 연구결과 활용계획서...111