초록 ▼

본 과제는 4개의 세부과제로 구성되었고, 각각의 세부과제는 본 과제의 연구 목표인 ‘SiC CMOS 소자기술’ 개발을 위하여 각각 핵심요소기술들을 나누어 개발하였다. 각각 세부과제들이 수행했던 연구내용 중에서 중요한 연구내용들을 요약하면 다음과 같다.
(1) SiC CMOS 단위 공정 및 종합공정 기술 연구 개발하였다. 또한, 제작된 테스트 칩의 소자들의 전기적 특성들을 측정하고 분석하였다.
(2) 엑시머 레이저를 이용한 불순물의 저온 활성화에 대해 연구하였다. 개발된 저온 불순물 도핑 기술을 사용한 소자와 회로를 제작하

본 과제는 4개의 세부과제로 구성되었고, 각각의 세부과제는 본 과제의 연구 목표인 ‘SiC CMOS 소자기술’ 개발을 위하여 각각 핵심요소기술들을 나누어 개발하였다. 각각 세부과제들이 수행했던 연구내용 중에서 중요한 연구내용들을 요약하면 다음과 같다.
(1) SiC CMOS 단위 공정 및 종합공정 기술 연구 개발하였다. 또한, 제작된 테스트 칩의 소자들의 전기적 특성들을 측정하고 분석하였다.
(2) 엑시머 레이저를 이용한 불순물의 저온 활성화에 대해 연구하였다. 개발된 저온 불순물 도핑 기술을 사용한 소자와 회로를 제작하고 평가하였다.
(3) SiC의 오믹 콘택과 금속막 증착 및 에칭 기술에 대하여 연구하였다.
(4) SiC MOSFET의 문턱전압과 캐리어 이동도에 대한 고온 모델을 개발하였고, SiC IC 기본 회로에 대한 라이브러리를 설계, 제작하고 평가하였다.

본 과제를 통하여 국내 최초로 SiC NMOS와 PMOS 소자 제작에 성공하였고, 또한 인버터를 포함한 기본적인 논리회로의 라이브러리 개발에 성공하였다.
제작된 MOSFET은 실온에서 보다 고온에서 더 큰 전류가 흐르며 측정된 온도 범위에서 이상적인 증가형 트랜지스터의 동작 특성을 나타내었다. n채널 MOSFET의 문턱전압은 실온일 때 7.8 V에서 250 $\degc$일 때 5.4 V로 감소하였고, p채널 MOSFET 경우 실온일 때 -17.2 V에서 250 $\degc$일 때 -12.6 V로 그 감소 폭이 커서 계면 전하 밀도가 더 높은 것으로 추정되었다. 모델링을 통해 고온에서 문턱전압이 감소하는 가장 큰 원인은 SiC-$SiO_2$ 계면의 계면전하인 것으로 평가되었다. 전계 효과 이동도는 n채널 MOSFET의 경우 200 $\degc$에서 36.3 $cm^2$/V-s의 최고치를 보였고, p채널 MOSFET의 경우는 250 $\degc$에서 2.31 $cm^2$/V-s의 최고치를 보였다.
한편으로, 6H-SiC의 n형 기판에 Al이 이온주입 된 영역에 엑시머 레이저를 사용하여 실온에서 활성화한 후 몰리브덴을 증착하여 제작한 cTLM 패턴에서 오믹콘택 특성을 확인하였다.
이 패턴으로부터 면 저항은 광세기가 1.45 J/$cm^2$에서 최소치인 3.9 k$\omega$/□를 얻었고 접촉저항은 최소치로 1.3 × 10-3$\omega$-$cm^2$를 얻었다. 레이저 활성화를 이용한 6H-SiC n채널 MOSFET는 실온과 300 $\degc$의 온도 범위에서 이상적으로 동작하였다. 문턱전압은 실온에서 8.9 V이었고 300 $\degc$ 에서는 5.9 V로 낮아졌다. 전계 효과 이동도는 실온에서는 5.6 $cm^2$/V-sec 이었고 200$\degc$에서 최고치 9.0 $cm^2$/V-sec을 보이다가 온도가 더 증가하면 감소하였다. k$N^+$ 소오스 및 드레인의 영역의 접촉저항은 3.5 x 10-2 $\omega$-$cm^2$로 나타났다. n채널 MOSFET와 부하저항으로 구성된 인버터의 특성을 상온과 300 $\degc$에서 평가한 결과, 상승 및 하강 지연시간이 상온에서 각각 3.57 k$\ms$, 3.55 k$\ms$이며, 300 $\degc$에서는 각각 1.67 k$\ms$, 1.53 k$\ms$로 감소하였다. 또한 NAND 및 NOR 논리 동작이 됨을 확인하였다.

Abstract ▼

The research group consisted of 4 teams and each team co-worked to develop core technologies of the SiC CMOS device. The important contents of research to be studied are summarized as below.
(1) The technologies of each step of process and process integration was developed.
The CMOS devices fa

The research group consisted of 4 teams and each team co-worked to develop core technologies of the SiC CMOS device. The important contents of research to be studied are summarized as below.
(1) The technologies of each step of process and process integration was developed.
The CMOS devices fabricated were electrically characterized and the results were analyzed.
(2) The electrical activation of the dopants implanted into a SiC wafer using the excimer laser was studies. And the SiC CMOS devices were fabricated using the laser activation technology and electrically characterized.
(3) The technologies of the formation of ohmic contact on SiC, and the deposition and etching of metal layers were studied.
(4) The models of the threshold voltage and carrier mobility of SiC CMOS devices were studied. And a SiC CMOS library of basic logic circuits was designed, fabricated and tested.

The SiC NMOS and PMOS devices and the library of basic logic circuits were fabricated successfully first in our nation.
The fabricated MOSFET devices showed better electrical characteristics in high temperature than in room temperature, and showed good electrical characteristics as an enhancement-type MOSFET. The threshold voltage of SiC NMOS decreased from 7.8 V to 5.4 V when the temperature was changed from room temperature to 250$\degc$. On the other hand, The threshold voltage of SiC PMOS increased from -17.2 V to -12.6 V when the temperature was changed from room temperature to 250$\degc$. The maximum carrier mobility was 36.3 $cm^2$/V-s at 200 $\degc$ for NMOS and 2.31 $cm^2$/V-s at 250 $\degc$ for PMOS.
The formation of ohmic contact using Mo metal to the SiC wafer in which the implanted dopants were electrically activated only using the excimer layer was confirmed.
The minimum contact resistance was 1.3 × 10-3$\omega$-$cm^2$. The MOSFET devices fabricated using laser annealing were found to be well operated.
Finally, The inverter, NAND and NOR logic circuits were fabricated and found to be well operated.

목차 Contents

• Ⅰ. 연구계획 요약문...3
• 1. 국문요약문 ...3
• Ⅱ. 연구결과 요약문...4
• 1. 국문요약문 ...4
• 2. 영문요약문 ...5
• Ⅲ. 연구내용...6
• 1. 서론 ...6
• 1.1. 연구 배경 ...6
• 1.2. 국내외 관련기술의 현황 ...7
• 1.3. SiC 소자의 공정 기술의 문제점 ...8
• 1.4. 연구 목적 ...9
• 1.5. 연구의 기대 효과 ...9
• 1.6. 연구 내용 및 범위 ...10
• 2. 연구방법 및 이론 ...19
• 2.1. SiC CMOS 종합공정 설계 ...19
• 2.2. 테스트 칩 설계 및 마스크 제작 ...28
• 3. 결과 및 고찰 ...36
• 3.1. 6H-SiC CMOSFET 특성 분석 ...36
• 3.2. 6H-SiC MOSFET 특성 개선 ...68
• 3.3. 연구수행성과 ...85
• 4. 결론 ...86
• 5. 인용문헌 ...88
• 6. 부록 ...93