초록 ▼

본 연구에서는 차세대 컴퓨터 표준으로 자리잡을 PCI익스프레스 시스템을 설계하는 것이 최종 목표이다. PCI익스프레스 특성을 잘 살려 최적으로 데이터 전송을 할 수 있는 아키텍처를 고안하고 이를 Verilog HDL을 이용해 설계하고 검증하는 것이다.
PCI익스프레스는 새로운 기술에 유연하게 대응하기 위해 다음과 같은 계층적 구조로 되어있다. 향후 PHY에 적용할 새로운 기술이 나오면 상위 계층에는 영향을 미치지 않고 속도 향상을 이룰 수 있는 구조이다. PCI익스프레스의 사양은 전송계층(transaction layer), 데

본 연구에서는 차세대 컴퓨터 표준으로 자리잡을 PCI익스프레스 시스템을 설계하는 것이 최종 목표이다. PCI익스프레스 특성을 잘 살려 최적으로 데이터 전송을 할 수 있는 아키텍처를 고안하고 이를 Verilog HDL을 이용해 설계하고 검증하는 것이다.
PCI익스프레스는 새로운 기술에 유연하게 대응하기 위해 다음과 같은 계층적 구조로 되어있다. 향후 PHY에 적용할 새로운 기술이 나오면 상위 계층에는 영향을 미치지 않고 속도 향상을 이룰 수 있는 구조이다. PCI익스프레스의 사양은 전송계층(transaction layer), 데이터 연결계층(data link layer) 그리고 물리계층(physical layer)에 대해 정의하고 있으며, Config/OS와 S/W는 기존 것을 그대로 사용할 수 있도록 되어있다.
전송계층의 주된 역할은 TLP(Transaction layer Packets)를 조립(assemble)하거나 분해(disassemble)하는 것이다. PCI익스프레스는 load/store 구조로 되어있으므로, 이 TLP 이용해 읽기와 쓰기에 대한 일을 처리한다.
데이터 연결계층에서는 전송계층에서 받은 TLP에 CRC와 sequence 번호를 할당하여 물리계층으로 보내며, 물리계층에서 받은 TLP의 오류유무를 판단한 후 이를 전송계층에 전달한다. 만일 에러가 발생하면 해당 TLP를 재전송을 요구한다.
물리계층에서는 데이터 연결계층에서 받은 데이터를 전송에 필요한 포맷으로 변경한 후 이를 직렬로 전송하며, 데이터를 전송받을 경우 이의 역순에 해당하는 일을 수행한다.
그림2는 각 계층에서 어떤 일을 하는지 전송 데이터 포맷으로 설명한 것이다. 전송계층에서는 데이터에 헤더를 붙여 데이터 연결계층로 보내고, 데이터 연결계층에서는 전송시 발생하는 에러를 처리하기 위해 sequence 번호와 CRC를 붙여 물리계층에 보낸다. 물리계층에서는 frame을 붙어 PCI익스프레스 Tx 포트로 보내다.
본 연구에서는 PCI익스프레스 사양 중 물리계층의 아날로그 회로를 제외한 전송계층, 데이터 연결계층, 물리계층을 지원하는 PCI익스프레스를 구현하는 것이다. 본 과제에서는 하드웨어 설계 팀과 설계 검증 팀으로 팀을 구성한다. 하드웨어설계 팀에서는 APCE의 아키텍처에 관한 것과 이를 설계하고 디버깅하는 것을 한다. 설계 검증 팀에서는 하드웨어 설계팀에서 작성한 디자인 도큐먼트를 바탕으로 APCE를 체계적으로 검증하기 위한 방법론 및 검증 소프트웨어 개발 그리고 APCE 검증 작업을 수행한다.

Abstract ▼

PCI-Express has layered architecture for flexibly adapting new technology as figure 1. If new technology to increase data rate is available, the Physical Layer is only impacted. The PCI-Express has three abstract layers. The first layer is referred to as the Transaction layer. The main responsibilit

PCI-Express has layered architecture for flexibly adapting new technology as figure 1. If new technology to increase data rate is available, the Physical Layer is only impacted. The PCI-Express has three abstract layers. The first layer is referred to as the Transaction layer. The main responsibility of this layer is to begin the process of turning requests or completion data from the device core into a PCI-Express transaction. The Data Link Layer is the second architectural build layer. The main responsibility of this layer is to ensure that the transaction going back and forth across the link are received properly. The third architectural build layer is called the Physical layer. This layer is responsible for the actual transmitting and receiving of the transaction across the PCI-Express link.
In this research, an efficient architecture for PCI-Express was proposed, and PCI-Express interface which includes Transaction Layer, Data Link Layer, Physical Layer except analog part was designed.
The proposed architecture is as follows. The data link layer of the PCI Express must have the transmitting buffer that contains the packets to transmit next time. Also it must have the retry buffer that contains the packets which were already transmitted but have not been acknowledged by the corresponding target device. In the separated buffer architecture, the data link layer can not transmit the packets in the transmitting buffer if the retry buffer space is not enough. Here, we propose an efficient buffer architecture which merges the transmitting buffer and the retry buffer to a single buffer. Since the proposed buffer can dynamically assign the size of the transmitting buffer and the retry buffer, it can improve the buffer usage efficiency and the data transfer efficiency.

목차 Contents

• 요약문 ...1
• SUMMARY ...8
• 목차 ...11
• Contents ...14
• 표목차 ...17
• 그림목차 ...18
• 제1장 서론 ...28
• 제1절 차세대 컴퓨터 I/O 시스템 동향 ...28
• 제2절 PCI익스프레스 소개 ...31
• 1. 개요 ...31
• 2. 물리계층(Physical Layer) ...34
• 3. 데이터 연결계층 ...35
• 4. 전송계층 ...35
• 제3절 APCE 소개 ...36
• 1. APCE 전체 구조 ...36
• 가. master interface ...37
• 나. Slave Inteface ...39
• 다. 각 unit 소개 ...41
• 2. APCE 물리계층(Physical Layer) 설계 ...42
• 3. APCE 데이터 연결 계층(Data Link Layer) 설계 ...43
• 가. Y unit ...43
• 나. Z unit ...45
• 4. APCE 전송 계층(Transaction Layer) 설계 ...47
• 가. 개요 ...47
• 나. ROTB ...47
• 다. M unit ...47
• 라. S unit ...49
• 5. 검증 방법론 ...51
• 제2장 본론 ...53
• 제1절 물리계층 ...53
• 1. 개요 ...53
• 가. Overview ...53
• 나. Logical Sub Block ...54
• 다. Electrical Sub Block ...66
• 2. 물리계층의 설계 ...67
• 가. Top Block ...67
• 나. APCE Physical Layer Data Flow ...68
• 다. Logical Sub-Block Receiver ...69
• 라. Logical Sub-Block Transmitter ...132
• 마. Electrical Sub-Block ...151
• 제2절 데이터 연결 계층 ...157
• 1. 개요 ...157
• 가. Overview ...157
• 나. Data Link Layer의 역할 ...159
• 2. Y unit ...182
• 가. Top Block ...182
• 나. Interface Signal ...187
• 다. Data Path Block ...195
• 라. Control Unit ...215
• 마. micro processor와 interface ...228
• 3. Z unit ...236
• 가. Top Block ...236
• 나. Interface Signal ...243
• 다. Data Path Block ...249
• 라. Control Unit ...260
• 마. micro processor와 interface ...267
• 제3절 전송 계층 ...272
• 1. 개요 ...272
• 가. Transaction Layer에서의 역할 ...273
• 2. 설계내용 ...283
• 가. ROTB (Information Block for Read Outstanding Transaction) ...284
• 나. TxTL (Transaction Layer Transmitter : m-unit) ...303
• 다. RxTL (Transaction Layer Receiver: s-unit) ...334
• 제4절 Configuration Register Part ...375
• 1. 개요 ...375
• 가. Overview ...375
• 나. Configuration Map ...377
• 2. C unit ...420
• 가. Top Block ...420
• 나. Interface Signal ...421
• 다. Design ...428
• 라. micro processor와 interface ...471
• 제5절 모의실험 ...473
• 1. 시뮬레이션 환경 ...473
• 가. 전체 구성 ...473
• 나. 세부 구성 ...482
• 2. 검증 방법 ...484
• 가. 기본적인 검증 ...484
• 나. Random Generator와 Compare Engine ...516
• 3. 시뮬레이션 결과 ...532
• 가. TLP 전송 ...532
• 나. DLLP 전송 ...537
• 다. Training Sequence 전송 ...537
• 제3장 결론 ...539