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Kafe 바로가기주관연구기관 | 연세대학교 산학협력단 Yonsei University |
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연구책임자 | 강성호 |
참여연구자 | 박재석 , 김성규 |
보고서유형 | 최종보고서 |
발행국가 | 대한민국 |
언어 | 한국어 |
발행년월 | 2012-11 |
과제시작연도 | 2011 |
주관부처 | 지식경제부 Ministry of Knowledge Economy |
등록번호 | TRKO201700001128 |
과제고유번호 | 1415117598 |
사업명 | 전자정보디바이스산업원천기술개발 |
DB 구축일자 | 2017-09-20 |
키워드 | 메모리 테스트.타이밍 포메터.정밀 지연. |
최종목표
o 초고속 메모리 및 SoC 소자특성 검증용 장비에 사용할 수 있는 Timing formatter chip 개발
- 효과적인 jitter performance를 가지는 phase locked loops 및 frequency synthesizer 개발
- 공정, 전압, 온도(PVT) 변이에 강인한 고정밀 delay generator 개발
- 듀얼 채널 컨트롤이 가능한 포메터 구조 개발
o End Product
- PLL, Frequency synthesizer(HW)
- Edge vern
최종목표
o 초고속 메모리 및 SoC 소자특성 검증용 장비에 사용할 수 있는 Timing formatter chip 개발
- 효과적인 jitter performance를 가지는 phase locked loops 및 frequency synthesizer 개발
- 공정, 전압, 온도(PVT) 변이에 강인한 고정밀 delay generator 개발
- 듀얼 채널 컨트롤이 가능한 포메터 구조 개발
o End Product
- PLL, Frequency synthesizer(HW)
- Edge vernier (HW)
- Formatter (HW)
- TFC chip (HW)
개발내용 및 결과
o 주요 기능(또는 규격)
- 고정된 frequency를 가지는 400MHz clock signal 제공
- 조절 가능한 frequency를 가지는 50MHz ~ 250MHz clock signal 제공
- 사용자가 원하는 delay를 4T0 에 걸쳐 최대 163us 까지 생성
- 256개의 waveform 발생 기능
- Edge/window compare 기능
- 다중 채널 calibration 기능
- 2채널 동작 가능 구조
o 주요 성능치
- 0.05UI 이하의 jitter performance PLL
- 50MHz~250MHz 까지 0.1MHz resolution 으로 변화 가능한 frequency syntheszier
- 20ps 의 edge setting resolution
- 1.25ns 의 edge refire rate
- 1 channel 당 4 edge 지원
- 한 channel 당 발생 가능한 waveform 수: 256개
- calibration 대상 채널의 수와 무관한 고정 calibration time
- 다중 채널 동시 calibration 동작 수행 가능
- 별도의 지연시간 측정 장치가 필요치 않음
- 듀얼 채널 동시에 동작 가능
- 16bit 버스를 통한 데이터 통신
기술개발 배경
o 국내에는 (주)포텍, 디아이, 유니테스트, 미래산업, TSC 멤시스(구 파이컴) 등의 반도체 검사장비 제조사들이 활발히 제품개발 중
o (주)포텍의 ‘낸드 플래시 메모리 검사장비’와 ‘웨이퍼 번인 장비’, 디아이의 'WBT(Wafer level burn-in tester)'와 'TBT(Test burn-in tester)', 유니테스트의 UNI5200 등 실제 상용화된 제품들을 보유하고 있으나, 이러한 ATE 장비들의 핵심 chip이라 할 수 있는 time formatter chip의 경우 원천 기술을 보유한 곳이 없기 때문에, 반도체 검사장비 제조시에 많은 외화를 낭비하고 있음
o 해외의 경우, 전문 Chip Maker(Maxim, AD, Analog Devices 등)와 반도체 검사장비 제조회사(Adventest, Teradyne 등)에서 설계하여 제조
o 이 기술을 개발하게 되면 국내에서 ATE 장비 관련 원천 기술을 확보할 수 있기 때문에, 많은 외화를 절감할 수 있을 뿐 아니라, 국내 반도체 검사장비 제조회사들의 경쟁력도 키울 수 있다.
핵심개발 기술의 의의
o ADC와 DAC feedback루프를 통한 multiband PLL의 fast AFC기술 (세계최초)
o All digital 기반의 ATE용 delay generator 설계 기술 (세계최초)
o Clock을 내부에서 생성하는 TFC 칩 (세계 최초)
o 타이밍 포메터 기술 국산화 (국내 최초)
적용 분야
o CD-ROM혹은 DVD-ROM같이 빠른 frequency acquisition이 필요한 장비에 활용 가능
o 다양한 frequency를 활용하는 장비에 안정되고 빠르게 원하는 frequency를 요하는 application에 활용 가능
o 고성능 테스트 장비에서 test waveform 생성을 위한 arbitrary delay generator 로 사용 가능
o 서로 다른 물질적 또는 물리적 환경을 가지는 다수의 채널을 이용하여 사용자가 원하는 신호가 동시에 인가되거나 표현하고자 하는 모든 시스템에 활용 가능
(출처 : 기술개발사업 최종보고서 초록)
과제명(ProjectTitle) : | - |
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연구책임자(Manager) : | - |
과제기간(DetailSeriesProject) : | - |
총연구비 (DetailSeriesProject) : | - |
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과제수행기간(LeadAgency) : | - |
연구목표(Goal) : | - |
연구내용(Abstract) : | - |
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