초록 ▼

SoC 칩의 집적도가 급격히 증가하면서 2010년부터는 테스트비용이 칩 제작비용을 상회할 것이라는 ITRS의 보고가 있었다. 메모리, 디지털, 아날로그 IP로 구성되고 수 천만 게이트와 수백만 개의 스캔 플립플롭으로 구성된 SoC를 경제적으로 테스트하기 위해서는 ATE(Automatic Test Equipment)를 효과적으로 사용할 수 있는 테스트 설계기술을 개발하여야 한다. 본 과제에서는 SoC의 경제적인 테스트를 위한 스캔, BIST, 아날로그 DFT, 테스트제어 기술을 개발하는데 목표가 있다.
초미세 공정기술의 개발에

SoC 칩의 집적도가 급격히 증가하면서 2010년부터는 테스트비용이 칩 제작비용을 상회할 것이라는 ITRS의 보고가 있었다. 메모리, 디지털, 아날로그 IP로 구성되고 수 천만 게이트와 수백만 개의 스캔 플립플롭으로 구성된 SoC를 경제적으로 테스트하기 위해서는 ATE(Automatic Test Equipment)를 효과적으로 사용할 수 있는 테스트 설계기술을 개발하여야 한다. 본 과제에서는 SoC의 경제적인 테스트를 위한 스캔, BIST, 아날로그 DFT, 테스트제어 기술을 개발하는데 목표가 있다.
초미세 공정기술의 개발에 따라서 결함의 종류가 매우 다양해지면서 ATE에 대한 의존도를 낮추고 고장 점검 도를 높일 수 있는 테스트설계기술이 널리 활용되고 있다.
1차년도는 기존의 Deterministic Logic BIST에서 발생하는 많은 양의 test data, 낮은 고장 검출율, 높은 하드웨어 오버헤드 등의 단점들을 해결할 수 있는 방법에 관한 연구를 진행 하였고, 계층구조를 이용한 SoC 스캔 테스트 기술 개발을 위하여 scan testing시 내장된 IP 코어를 대개 black box로 모델링하는 점을 감안하여 bottom model에 대한 abstraction modeling 기법의 연구를 진행하였다. 또한 테스트 및 저전력을 고려한 코어 합성기술 개발을 위하여 순차회로에 최적의 상태할당 알고 리즘 개발에 대한 연구를 진행 하였다. 2차년도는 Interconnect BIST기술 개발을 위하여 테스트 길이에서도 만족할만한 성능향상을 기대할 수 있고 고장증후도 존재하지 않는 상호연결선 테스트용 테스트 시퀀스에 대한 연구를 진행 하였다. 스캔 테스트시 발생하는 소모 전력을 줄이기 위해 스캔 체인의 연결 구조를 변경하는 방법에 대한 연구를 진행 하였다. 또한 SoC 스캔 체인 및 wrapper의 테스트 제어기술 개발을 위하여 복잡한 CAS 구조의 개선, 테스트 래퍼 제어기와 TAM구조에 대한 연구를 진행 하였다. 3차년도는 저전력 Logic BIST기술 개발을 위하여 효과적으로 테스트 데이터를 압축하는 방법을 연구하였다. SoC 설계에서 자주 쓰이는 D/A Converter등 의 아날로그 모델에 대한 테스트 방법 연구를 수행 하였다. 또한 통합된 TAM 환경에서 테스트 최적화 기술 개발을 위하여 저전력을 고려한 테스트 패턴의 압축 기술의 연구와 통합된 테스트 제어 기술에 대한 연구를 진행 하였다.
결론적으로 초미세 공정기술의 발달에 따른 SoC의 경제적인 테스트를 위한 SoC BIST, SoC 스캔, 테스트제어 및 아날로그 테스트설계기술을 개발하였다.
Intel에서 제작된 Pentium 칩이 내장된 보드의 결함은 동적인 타이밍 점검을 제대 로 하지 못한데서 기인되었으며 그로 인한 손해액은 수천억에 이른다. 본 과제에서 제안하는 Logic BIST, 저전력 테스트 패턴 압축 기술, Interconnect BIST, 아날로그 DAC 테스트, 및 SoC 테스트 인터페이스 기술은 설계 및 실험을 통하여 현존하는 기술에 대한 우수성을 입증하였으며 국내외 유명 논문지에 게재하였다. 개발된 SoC 테스트 설계기술은 다양한 결함을 저가의 ATE 환경에서도 점검할 수 있게 함으로써 SoC 제작비용의 50%에 이를 테스트 비용을 대폭 절감하여 고품질 저가의 주문 형반도체칩(ASIC)의 제작에 커다란 기여를 하게 된다. SoC 테스트 분야는 그 중요성에 비추어 반도체 선진국임에도 상대적으로 매우 취약한 인력 인프라를 구성하고 있는데, 본 연구를 통하여 테스트설계 기반 인력 활성화에도 일조를 하리라 생각한다.

Abstract ▼

The International Technology Roadmap on Semiconductors has forecasted that the testing cost will exceed the design and manufacturing cost from the year 2010.
This research is focused to develop SoC test techniques such as scan architecture, BIST, test control mechanism for the low cost ATE to orc

The International Technology Roadmap on Semiconductors has forecasted that the testing cost will exceed the design and manufacturing cost from the year 2010.
This research is focused to develop SoC test techniques such as scan architecture, BIST, test control mechanism for the low cost ATE to orchestrate with the highly integrated SoC, thus to drastically reduce the testing cost.
As deep submicron technologies trigger different type of new defects on SoC, various design for testability techniques have been adopted to reduce the dependency on expensive ATEs while preserving high fault coverage. In the 1st year, while augmenting conventional test-per-scan and test-per-clock approaches, new BIST techniques such as test encoding, alias free compaction, mixed mode test pattern and least switching on input patterns have been developed. As a SoC includes millions of gates and scan flip-flops, conventional modelling method has been enhanced to accommodate huge number of scan cells. In the 2nd year, interconnect BIST with compact sequence generation technique, a new scan design supporting low power scan shifting with efficient scan compression techniques, and global test control design for SoC scan chain and wrapper cells have been attacked. In the 3rd year, scan chain reconfiguration technique for low powerlogic BIST and analog DFT for D/A convertor have been developed. In order to economically test the SoC comprised of memory, digital and analog cores, it is crucial to integrate Test Access Mechanism of the BIST, scan, wrapper and to schedule test patterns considering test power and application time. After investigating core level synthesis technique for testability and low power, SoC test control technique and scheduling algorithm have also been developed to keep the scalability and compatability for hierarchical access.
In the sequel, infrastructure test design techniques including SoC BIST, SoC scan, test control, analog DFT have been developed to economically test complex SoCs.
Billions of dollars has been wasted for Intel to fix the timing defect on Pentium chips mounted on a board. In this project, highly efficient SoC test design techniques, such as Logic BIST, Interconnect BIST, Analog D/A BIST, Test Compression, Low Power Scan Design, and SoC Test Interface, have been developed and the competitive design results have been published through the prestigious domestic and international journals. The SoC test techniques proposed enable low cost ATE to capture different types of defects, hence high quality and low cost ASIC chips can be manufactured by drastically reducing the testing cost coming up with manufacturing cost. Talented test engineers, that are to be in shortage for the growing SoC market, will also be cultivated through this research.

목차 Contents

• Ⅰ. 연구계획 요약문...3
• 1. 국문요약문...3
• Ⅱ. 연구결과 요약문...4
• 1. 국문요약문...4
• 2. 영문요약문...5
• Ⅲ. 연구내용...6
• 1. 서론...6
• 2. 연구방법 및 이론...14
• 3. 결과 및 고찰...37
• 4. 결론...59
• 5. 인용문헌...63