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NTIS 바로가기주관연구기관 | 호서대학교 산학협력단 Hoseo University |
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연구책임자 | 안진호 |
보고서유형 | 최종보고서 |
발행국가 | 대한민국 |
언어 | 한국어 |
발행년월 | 2016-08 |
과제시작연도 | 2015 |
주관부처 | 미래창조과학부 Ministry of Science, ICT and Future Planning |
등록번호 | TRKO201700011081 |
과제고유번호 | 1345235248 |
사업명 | 이공학개인기초연구지원 |
DB 구축일자 | 2017-10-12 |
DOI | https://doi.org/10.23000/TRKO201700011081 |
본 과제의 연구목표는 크게 적층형 IC 구조의 핵심인 실리콘관통비아(Through Silicon Via: TSV)의 고장 유무를 검출하고 이를 수리할 수 있는 테스트 기법 및 관련 구조 개발과 전체 칩 수준에서의 통합 테스트 기술 연구로 정의할 수 있다. 각 연구내용은 인프라 구축 및 요소기술 개발, 그리고 응용기술 개발의 2단계로 나누어 진행하였다. 각 단계별 연구는 연차별로 진행되는 것이 아니라 최종 응용기술의 성격과 개발 시급성에 따라 먼저 고신뢰성 TSV 제작을 위한 온칩 DFT 기술과 칩 수준 통합 테스트 기초 연구가 진행
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