위상고정루프(Phase-Locked Loop, PLL)는 고속의 직렬 데이터 전송, RF 무선 통신 시스템, 하드 디스크 컨트롤러, 고속 ...
위상고정루프(Phase-Locked Loop, PLL)는 고속의 직렬 데이터 전송, RF 무선 통신 시스템, 하드 디스크 컨트롤러, 고속 인터페이스 등 다양한 분야에 널리 쓰이는 핵심 블록이다. PLL은 사용되는 응용분야에 따라 설계 목표가 다르다. 휴대용 기기의 경우 사용되는 위상고정루프는 저전력과 낮은 지터 특성이 중요하며, 하드 디스크 컨트롤러의 경우에는 빠른 위상 고정 시간이 요구된다[1]. PLL의 지터 특성을 최소화하기 위해서는 특히 루프의 대역폭 설계에 대해 주의하여야 한다. 외부의 잡음으로 인한 루프의 출력 지터를 줄이기 위해서는 루프의 대역폭을 좁게 설계해야하는 반면, 루프 내부의 발진기로 인한 출력 지터를 최소화하기 위해서는 루프의 대역폭을 가능한 넓게 해야 한다. 또한, 빠른 위상 고정 시간을 위해서도 루프의 대역폭을 넓게 설계되는 것이 바람직하다. 이와 같은 낮은 지터와 빠른 위상 고정 특성을 만족시키기 위하여 듀얼 슬로프 위상고정 루프들이 제안되었다[1-3]. 듀얼 슬로프 위상 고정 기법은 위상차가 기준치 이상으로 커지게 되면, 위상차에 따른 전류량의 비율을 증가시킴으로써 위상 고정 시간을 단축시킬 수 있다. 그러나 기존의 듀얼 슬로프 회로의 경우는 1-2 개의 phase frequency detector(PFD)와 charge pump 블록들이 추가적으로 필요하기 때문에 면적과 전력 소모 측면에서 불리하다.
따라서, 본 논문에서는 기존의 듀얼 슬로프 위상 고정 기법의 단점인 소비전력 및 회로 면적의 증가를 최소화할 수 있는 새로운 듀얼 슬로프 위상 고정 기법을 제안한다. 즉, 추가적인 PFD와 charge pump를 사용하는 대신, charge pump 회로에 전류 조절 기능을 추가하고, PFD의 출력신호 (UP, DOWN)를 활용함으로써 위상차에 따른 전류량 조절 기능을 수행할 수 있도록 한다.
본 논문에서 설계한 PLL은, CIS (CMOS Image Sensor) 인터페이스의 I/O 표준중의 하나인 SMIA (Standard Mobile Imaging Architecture)에서 정의한 규격을 만족시키도록 설계하였으며, 3.3V 0.35μm CMOS 공정파라미터를 사용하여 설계를 수행하였고, HSPICE 시뮬레이션으로 동작 및 성능을 검증하였다. HSPICE 시뮬레이션 결과, 제안한 듀얼 슬로프 기법은, 기존의 싱글 슬로프 회로에 비하여 위상 고정 시간이 약 40% 감소하였다.
위상고정루프(Phase-Locked Loop, PLL)는 고속의 직렬 데이터 전송, RF 무선 통신 시스템, 하드 디스크 컨트롤러, 고속 인터페이스 등 다양한 분야에 널리 쓰이는 핵심 블록이다. PLL은 사용되는 응용분야에 따라 설계 목표가 다르다. 휴대용 기기의 경우 사용되는 위상고정루프는 저전력과 낮은 지터 특성이 중요하며, 하드 디스크 컨트롤러의 경우에는 빠른 위상 고정 시간이 요구된다[1]. PLL의 지터 특성을 최소화하기 위해서는 특히 루프의 대역폭 설계에 대해 주의하여야 한다. 외부의 잡음으로 인한 루프의 출력 지터를 줄이기 위해서는 루프의 대역폭을 좁게 설계해야하는 반면, 루프 내부의 발진기로 인한 출력 지터를 최소화하기 위해서는 루프의 대역폭을 가능한 넓게 해야 한다. 또한, 빠른 위상 고정 시간을 위해서도 루프의 대역폭을 넓게 설계되는 것이 바람직하다. 이와 같은 낮은 지터와 빠른 위상 고정 특성을 만족시키기 위하여 듀얼 슬로프 위상고정 루프들이 제안되었다[1-3]. 듀얼 슬로프 위상 고정 기법은 위상차가 기준치 이상으로 커지게 되면, 위상차에 따른 전류량의 비율을 증가시킴으로써 위상 고정 시간을 단축시킬 수 있다. 그러나 기존의 듀얼 슬로프 회로의 경우는 1-2 개의 phase frequency detector(PFD)와 charge pump 블록들이 추가적으로 필요하기 때문에 면적과 전력 소모 측면에서 불리하다.
따라서, 본 논문에서는 기존의 듀얼 슬로프 위상 고정 기법의 단점인 소비전력 및 회로 면적의 증가를 최소화할 수 있는 새로운 듀얼 슬로프 위상 고정 기법을 제안한다. 즉, 추가적인 PFD와 charge pump를 사용하는 대신, charge pump 회로에 전류 조절 기능을 추가하고, PFD의 출력신호 (UP, DOWN)를 활용함으로써 위상차에 따른 전류량 조절 기능을 수행할 수 있도록 한다.
본 논문에서 설계한 PLL은, CIS (CMOS Image Sensor) 인터페이스의 I/O 표준중의 하나인 SMIA (Standard Mobile Imaging Architecture)에서 정의한 규격을 만족시키도록 설계하였으며, 3.3V 0.35μm CMOS 공정 파라미터를 사용하여 설계를 수행하였고, HSPICE 시뮬레이션으로 동작 및 성능을 검증하였다. HSPICE 시뮬레이션 결과, 제안한 듀얼 슬로프 기법은, 기존의 싱글 슬로프 회로에 비하여 위상 고정 시간이 약 40% 감소하였다.
The phase-locked loop (PLL) is a key component broadly used in various fields such as high-speed serial data transmission, RF wireless communications, hard disk controller, high-speed interface, portable devices and so on. The PLL design should different with its application. For example, the PLL is...
The phase-locked loop (PLL) is a key component broadly used in various fields such as high-speed serial data transmission, RF wireless communications, hard disk controller, high-speed interface, portable devices and so on. The PLL design should different with its application. For example, the PLL is required low-power consumption and low jitter should be emphasized in portable devices design, and quick phase-locking time is for very important hard disk controller design[1].
In order to minimize the jitter feature in PLLs, the loop bandwidth should carefully determined. The loop bandwidth should be made as narrow as possible to minimize the output jitter due to external noise. On the contrary, the loop bandwidth should be made as broad as possible to minimize the output jitter due to internal oscillator noise, or to obtain a fast -locking PLL. To satisfy low jitter and fast-locking performance, dual slope PLLs have been propose which provide slow slope for low jitter, but provide a fast slope for fast locking large phase difference. However, the previous dual-slope PLLs significantly increase the circuit area and power consumption. because they additionally need one or two phase frequency detector and charge pump blocks.
This thesis propose a novel dual-slope phase-locking technique to alleviate the drawback of the previous ones increase in the power consumption and circuit area. The proposal technique include the current control circuit in the charge pump block where the current is controlled by the output signal (UP, DOWN) of the PFD. This method is advantageous in the power consumption and circuit area, because it does not need additional the PFD and charge pump block.
The PLL has been designed to meet the specification required by SMIA (Standard Mobile Imaging Architecture), which is one of the I/O specification used for mobile imaging devices. The functionality and performance of the PLL has been verified by HSPICE simulation with 3.3V 0.35μm CMOS design parameter. HSPICE simulation result show that the phase locking time is shorter by 40% than conventional single slope techniques.
The phase-locked loop (PLL) is a key component broadly used in various fields such as high-speed serial data transmission, RF wireless communications, hard disk controller, high-speed interface, portable devices and so on. The PLL design should different with its application. For example, the PLL is required low-power consumption and low jitter should be emphasized in portable devices design, and quick phase-locking time is for very important hard disk controller design[1].
In order to minimize the jitter feature in PLLs, the loop bandwidth should carefully determined. The loop bandwidth should be made as narrow as possible to minimize the output jitter due to external noise. On the contrary, the loop bandwidth should be made as broad as possible to minimize the output jitter due to internal oscillator noise, or to obtain a fast -locking PLL. To satisfy low jitter and fast-locking performance, dual slope PLLs have been propose which provide slow slope for low jitter, but provide a fast slope for fast locking large phase difference. However, the previous dual-slope PLLs significantly increase the circuit area and power consumption. because they additionally need one or two phase frequency detector and charge pump blocks.
This thesis propose a novel dual-slope phase-locking technique to alleviate the drawback of the previous ones increase in the power consumption and circuit area. The proposal technique include the current control circuit in the charge pump block where the current is controlled by the output signal (UP, DOWN) of the PFD. This method is advantageous in the power consumption and circuit area, because it does not need additional the PFD and charge pump block.
The PLL has been designed to meet the specification required by SMIA (Standard Mobile Imaging Architecture), which is one of the I/O specification used for mobile imaging devices. The functionality and performance of the PLL has been verified by HSPICE simulation with 3.3V 0.35μm CMOS design parameter. HSPICE simulation result show that the phase locking time is shorter by 40% than conventional single slope techniques.
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