저온 다결정 실리콘 박막 트랜지스터(Low Temperature Poly-Silicon Thin Film Transistor, LTPS TFT)는 디스플레이 회로 등에 많이 사용되는 소자로서 그 중요성이 점점 더 커지고 있다. TFT를 사용하는 회로의 정확한 AC시뮬레이션을 위해서는 정확한 ...
저온 다결정 실리콘 박막 트랜지스터(Low Temperature Poly-Silicon Thin Film Transistor, LTPS TFT)는 디스플레이 회로 등에 많이 사용되는 소자로서 그 중요성이 점점 더 커지고 있다. TFT를 사용하는 회로의 정확한 AC시뮬레이션을 위해서는 정확한 커패시턴스(C-V) 모델이 필요하다. 현재 가장 많이 쓰이는 C-V 모델로는 Meyer의 모델을 들 수 있는데, 예를 들어 가장 광범위하게 사용되는 TFT 모델인 RPI 모델(HSPICE Level 62)도 이것을 사용하고 있다. 그런데 Meyer 모델은 근본적으로 4단자 소자인 MOSFET을 위한 것으로 기판이 플로팅 되어 있는 3단자 소자인 TFT에 적용할 때는 오차가 커진다.
본 논문에서는 제작된 TFT의 C-V 측정 결과를 Meyer 모델을 사용하여 피팅한 결과를 바탕으로, Meyer 모델의 문제점을 분석하고, 새로운 모델을 제시하였으며, 이 새로운 모델을 이용하여 측정된 C-V 값을 피팅 하였고 매우 향상된 결과를 얻을 수 있었다.
저온 다결정 실리콘 박막 트랜지스터(Low Temperature Poly-Silicon Thin Film Transistor, LTPS TFT)는 디스플레이 회로 등에 많이 사용되는 소자로서 그 중요성이 점점 더 커지고 있다. TFT를 사용하는 회로의 정확한 AC 시뮬레이션을 위해서는 정확한 커패시턴스(C-V) 모델이 필요하다. 현재 가장 많이 쓰이는 C-V 모델로는 Meyer의 모델을 들 수 있는데, 예를 들어 가장 광범위하게 사용되는 TFT 모델인 RPI 모델(HSPICE Level 62)도 이것을 사용하고 있다. 그런데 Meyer 모델은 근본적으로 4단자 소자인 MOSFET을 위한 것으로 기판이 플로팅 되어 있는 3단자 소자인 TFT에 적용할 때는 오차가 커진다.
본 논문에서는 제작된 TFT의 C-V 측정 결과를 Meyer 모델을 사용하여 피팅한 결과를 바탕으로, Meyer 모델의 문제점을 분석하고, 새로운 모델을 제시하였으며, 이 새로운 모델을 이용하여 측정된 C-V 값을 피팅 하였고 매우 향상된 결과를 얻을 수 있었다.
An accurate capacitance-voltage(C-V) model is required for AC simulation of circuits. Currently, Meyer's C-V model is widely used. For example RPI model which is used in HSPICE Level 62 uses Meyer's C-V model which based on the crystalline MOSFET model. Unlike MOSFETs with 4-terminal(drain, gate, so...
An accurate capacitance-voltage(C-V) model is required for AC simulation of circuits. Currently, Meyer's C-V model is widely used. For example RPI model which is used in HSPICE Level 62 uses Meyer's C-V model which based on the crystalline MOSFET model. Unlike MOSFETs with 4-terminal(drain, gate, source, body), Poly-Si TFT is a 3-terminal(drain, gate, source) device. Body terminals of LTPS TFTs are floating. Thus, Poly-Si TFT has different characteristics such as the kink effect compared to the crystalline MOSFET. The characteristics of the poly-Si TFT can not be modeled accurately by the conventional crystalline MOSFET model in circuit simulation. Therefore, Meyer's C-V model can not properly reflect particular poly-Si properties, and a revised C-V model is requested for poly-Si TFTs.
In this thesis, we measure current-voltage(I-V) and capacitance-voltage(C-V) for fabricated poly-Si TFT test patterns and simulate C-V fitting using Meyer's model. We find discrepancy between measured data and simulation results based on Meyer's model. Thus, we propose a new capacitance-voltage model based on Meyer's model. This new model takes into account the lack of body terminal. Using a new model, we obtain a good agreement between the measurement and fitting.
An accurate capacitance-voltage(C-V) model is required for AC simulation of circuits. Currently, Meyer's C-V model is widely used. For example RPI model which is used in HSPICE Level 62 uses Meyer's C-V model which based on the crystalline MOSFET model. Unlike MOSFETs with 4-terminal(drain, gate, source, body), Poly-Si TFT is a 3-terminal(drain, gate, source) device. Body terminals of LTPS TFTs are floating. Thus, Poly-Si TFT has different characteristics such as the kink effect compared to the crystalline MOSFET. The characteristics of the poly-Si TFT can not be modeled accurately by the conventional crystalline MOSFET model in circuit simulation. Therefore, Meyer's C-V model can not properly reflect particular poly-Si properties, and a revised C-V model is requested for poly-Si TFTs.
In this thesis, we measure current-voltage(I-V) and capacitance-voltage(C-V) for fabricated poly-Si TFT test patterns and simulate C-V fitting using Meyer's model. We find discrepancy between measured data and simulation results based on Meyer's model. Thus, we propose a new capacitance-voltage model based on Meyer's model. This new model takes into account the lack of body terminal. Using a new model, we obtain a good agreement between the measurement and fitting.
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