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본 논문에서는 지연고정루프(Delay Locked Loop)와 주파수 체배기(Frequency Multiplier)를 사용하여 락킹 과정에서 넓은 대역폭을 가지는 Integer-N 방식의 위상고정루프를 제안한다. 본 구조는 넓고 좁은 대역폭을 가진 두 개의 루프에 기초를 ...

본 논문에서는 지연고정루프(Delay Locked Loop)와 주파수 체배기(Frequency Multiplier)를 사용하여 락킹 과정에서 넓은 대역폭을 가지는 Integer-N 방식의 위상고정루프를 제안한다. 본 구조는 넓고 좁은 대역폭을 가진 두 개의 루프에 기초를 두고 있으며, 주파수 체배기를 사용하여 자체적으로 높은 주파수를 생성해내어 그 주파수를 PLL의 넓은 대역폭 루프의 입력으로 사용한다. 넓은 대역폭 루프가 빠른 locking을 위하여 lock 상태를 가속화 시키는 동작을 하며, 좁은 대역폭 루프가 잡음을 많이 감소시킨 출력 주파수를 생성하는데 사용되어진다.

Abstract ▼ AI-Helper

In this thesis, a new fast locking integer-N PLL(Phase Locked-Loop) with a DLL(Delay Locked-Loop) is proposed. The proposed PLL is consisted of two PFDs and CPs, one VCO, LF and Divider, and a DLL which is used for frequency multiplication. The proposed architecture operates at higher frequency than...

In this thesis, a new fast locking integer-N PLL(Phase Locked-Loop) with a DLL(Delay Locked-Loop) is proposed. The proposed PLL is consisted of two PFDs and CPs, one VCO, LF and Divider, and a DLL which is used for frequency multiplication. The proposed architecture operates at higher frequency than conventional PLL architectures at locking process. The proposed PLL has been designed based on a 0.18㎛ CMOS process with a 1.8V supply voltage, and simulated by HSPICE. Simulation results show 1.2㎲ fast lock time at 2.6GHz output frequency.

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