반도체 집적도가 나노급 이하의 공정 기술 시대가 되면서 미세 패턴 형성을 실현하기 위한 노광 장치의 초점 심도에 대한 공정 여유가 줄어듦에 따라 충분한 초점 심도를 확보하기 위하여 칩 영역에 걸친 광역 평탄화 기술이 요구된다. 이것을 실현하기 위해 현재 화학적 기계적 연마(CMP : Chemical Mechanical Planarization) 기술이 반도체 소자 제조 공정에 필수적으로 적용되고 있을 뿐만 아니라 차세대 소자에 대해 활발히 연구가 되어 지고 있다. 기존의 ...
반도체 집적도가 나노급 이하의 공정 기술 시대가 되면서 미세 패턴 형성을 실현하기 위한 노광 장치의 초점 심도에 대한 공정 여유가 줄어듦에 따라 충분한 초점 심도를 확보하기 위하여 칩 영역에 걸친 광역 평탄화 기술이 요구된다. 이것을 실현하기 위해 현재 화학적 기계적 연마(CMP : Chemical Mechanical Planarization) 기술이 반도체 소자 제조 공정에 필수적으로 적용되고 있을 뿐만 아니라 차세대 소자에 대해 활발히 연구가 되어 지고 있다. 기존의 CMP 공정은 광역 평탄화를 위하여 일반적으로 웨이퍼를 회전시키는 캐리어와 연마 패드가 부착된 연마판(Platen), 연마제가 포함된 슬러리를 사용하여 일정한 압력을 캐리어에 공급과 동시, 연마판을 회전시켜서 웨이퍼의 표면을 평탄화하고, 좁은 트렌치 격리(STI : Shallow Trench Isolation)공정에 CMP 공정을 적용하는 것이다. 반도체 소자가 고집적화와 고속화로 필요하기에 STI 구조에서 산화막으로 트렌치 도포한 후 CMP 공정을 하게 되므로 패턴 밀도에 따른 균일한 광역 평탄화를 실현하기 어렵다. 본 논문에서 STI CMP 공정 중에 발생하는 각종 공정 결함을 해결하고 박막간 연마 선택비(selectivity)를 향상시키고자 연마 선택비가 높은 슬러리(high selectivity slurry) 첨가제를 적용하여 안정된 공정 조건을 찾고, 광역 평탄화 공정의 문제점을 제안하고 해결하고자 한다. STI 구조에서 CMP 연마시 각 박막의 연마률이 상호 다르기 때문에 소자에 큰 영향을 주었다. 그리고 STI 구조에서 산화막으로 트렌치를 도포 후에 CMP 공정을 하게 되면 패턴 밀도에 따른 균일하게 광역 평탄화를 실현하는데 어려움 있어 이를 해결하고자 각 박막간은 우수한 선택비와 연마률을 갖도록 CMP 연마용 첨가제를 적용하여 STI 공정에 CMP 공정을 바로 적용하도록 하여 공정 단순화를 통한 수많은 결함이 발생할 수 있는 소지를 원천적으로 막을 수 있었다. 특히 이 슬러리 첨가제를 적용하여 안정된 공정 조건을 찾았고 리버스 모트 STI 패턴 공정 단계를 적용하지 않은 소자에서 연마 정지점을 연마중에 검지 가능 하도록 적용하여 CMP 공정의 가장 큰 문제점들을 현저히 줄일 수가 있는 결과를 확인 했다. 따라서 본 논문에서는 제안한 STI CMP 공정을 이용하여 제안한 방법의 우수성을 입증하기 위해 0.18 ㎛급 반도체 소자에 STI 구조의 CMP 공정을 적용하여 실험 한 결과, 기존 문제점을 해결하여 반도체 소자의 제조 공정에 안정성을 확보한 결과를 얻었다. STI 구조에서 CMP 연마시 각 박막의 연마률이 상호 다르기 때문에 소자에 큰 영향을 주었다. 그리고 STI 구조에서 산화막으로 트렌치를 도포 후에 CMP 공정을 하게 되면 패턴 밀도에 따라 균일하게 광역 평탄화를 실현하는데 어려움이 많았다. 이를 해결하고자 각 박막간은 우수한 선택비와 연마률을 갖도록 CMP 연마용 첨가제를 적용하여 리버스 모트(reverse moat) 패턴 공정을 하지 않고 STI 공정에 CMP 공정을 바로 적용하여 공정 단순화를 통한 수많은 결함이 발생할 수 있는 소지를 원천적으로 막을 수 있었다. 특히 이 슬러리 첨가제를 적용하여 안정된 공정 조건을 찾았고 리버스 모트 STI 패턴 공정 단계를 적용하지 않은 0.18 ㎛급 소자에서 연마 정지점을 연마중에 검지 가능 하도록 적용하여 CMP 공정의 가장 큰 문제점들을 활성영역의 손상, 질화막 잔류, 산화막 찢겨짐, 다량의 미립자를 현저히 줄일 수가 있는 결과 반도체 소자의 제조 공정에 안정성을 확보하고 수율 향상의 결과를 얻었다.
반도체 집적도가 나노급 이하의 공정 기술 시대가 되면서 미세 패턴 형성을 실현하기 위한 노광 장치의 초점 심도에 대한 공정 여유가 줄어듦에 따라 충분한 초점 심도를 확보하기 위하여 칩 영역에 걸친 광역 평탄화 기술이 요구된다. 이것을 실현하기 위해 현재 화학적 기계적 연마(CMP : Chemical Mechanical Planarization) 기술이 반도체 소자 제조 공정에 필수적으로 적용되고 있을 뿐만 아니라 차세대 소자에 대해 활발히 연구가 되어 지고 있다. 기존의 CMP 공정은 광역 평탄화를 위하여 일반적으로 웨이퍼를 회전시키는 캐리어와 연마 패드가 부착된 연마판(Platen), 연마제가 포함된 슬러리를 사용하여 일정한 압력을 캐리어에 공급과 동시, 연마판을 회전시켜서 웨이퍼의 표면을 평탄화하고, 좁은 트렌치 격리(STI : Shallow Trench Isolation)공정에 CMP 공정을 적용하는 것이다. 반도체 소자가 고집적화와 고속화로 필요하기에 STI 구조에서 산화막으로 트렌치 도포한 후 CMP 공정을 하게 되므로 패턴 밀도에 따른 균일한 광역 평탄화를 실현하기 어렵다. 본 논문에서 STI CMP 공정 중에 발생하는 각종 공정 결함을 해결하고 박막간 연마 선택비(selectivity)를 향상시키고자 연마 선택비가 높은 슬러리(high selectivity slurry) 첨가제를 적용하여 안정된 공정 조건을 찾고, 광역 평탄화 공정의 문제점을 제안하고 해결하고자 한다. STI 구조에서 CMP 연마시 각 박막의 연마률이 상호 다르기 때문에 소자에 큰 영향을 주었다. 그리고 STI 구조에서 산화막으로 트렌치를 도포 후에 CMP 공정을 하게 되면 패턴 밀도에 따른 균일하게 광역 평탄화를 실현하는데 어려움 있어 이를 해결하고자 각 박막간은 우수한 선택비와 연마률을 갖도록 CMP 연마용 첨가제를 적용하여 STI 공정에 CMP 공정을 바로 적용하도록 하여 공정 단순화를 통한 수많은 결함이 발생할 수 있는 소지를 원천적으로 막을 수 있었다. 특히 이 슬러리 첨가제를 적용하여 안정된 공정 조건을 찾았고 리버스 모트 STI 패턴 공정 단계를 적용하지 않은 소자에서 연마 정지점을 연마중에 검지 가능 하도록 적용하여 CMP 공정의 가장 큰 문제점들을 현저히 줄일 수가 있는 결과를 확인 했다. 따라서 본 논문에서는 제안한 STI CMP 공정을 이용하여 제안한 방법의 우수성을 입증하기 위해 0.18 ㎛급 반도체 소자에 STI 구조의 CMP 공정을 적용하여 실험 한 결과, 기존 문제점을 해결하여 반도체 소자의 제조 공정에 안정성을 확보한 결과를 얻었다. STI 구조에서 CMP 연마시 각 박막의 연마률이 상호 다르기 때문에 소자에 큰 영향을 주었다. 그리고 STI 구조에서 산화막으로 트렌치를 도포 후에 CMP 공정을 하게 되면 패턴 밀도에 따라 균일하게 광역 평탄화를 실현하는데 어려움이 많았다. 이를 해결하고자 각 박막간은 우수한 선택비와 연마률을 갖도록 CMP 연마용 첨가제를 적용하여 리버스 모트(reverse moat) 패턴 공정을 하지 않고 STI 공정에 CMP 공정을 바로 적용하여 공정 단순화를 통한 수많은 결함이 발생할 수 있는 소지를 원천적으로 막을 수 있었다. 특히 이 슬러리 첨가제를 적용하여 안정된 공정 조건을 찾았고 리버스 모트 STI 패턴 공정 단계를 적용하지 않은 0.18 ㎛급 소자에서 연마 정지점을 연마중에 검지 가능 하도록 적용하여 CMP 공정의 가장 큰 문제점들을 활성영역의 손상, 질화막 잔류, 산화막 찢겨짐, 다량의 미립자를 현저히 줄일 수가 있는 결과 반도체 소자의 제조 공정에 안정성을 확보하고 수율 향상의 결과를 얻었다.
As nano-scaled process technologies have been applied to the device manufacturing, global planarization technology was demanded in order to obtain the satisfactory depth of focus because process margin for the finer pattern of lithography decreased. Chemical mechanical polishing (CMP) technology for...
As nano-scaled process technologies have been applied to the device manufacturing, global planarization technology was demanded in order to obtain the satisfactory depth of focus because process margin for the finer pattern of lithography decreased. Chemical mechanical polishing (CMP) technology for global planarization was widely researched for next generation devices as well as CMP was necessarily applied to existing fabrication of semiconductor devices. CMP is carried out by pressing a rotating wafer against a moving polishing pad on which a suitable slurry is dispensed. Trench isolation compared to LOCOS has the merits that isolation region do not penetrate the device region and no limitation of isolation length can reduce the size of devices. However, CMP process was always carried out in this STI process, the resolved problems were raised due to the complexity of process though the process margin was notably acquired in applying to fabrication of semiconductor devices. The mobile ions were created by use of slurry, the remained nitride films on device dimensions and the mechanical defects such as tearing and scratching of silicon and silicon dioxide degrade the device characteristics. It must be also considered that the problems by CMP process may be raised beforehand in the step of mask preparations. In this study, the rise of throughput and the stability in fabrication of device can be obtained by applying of CMP process to STI structure in 0.18 ㎛ semiconductor device. To employ in STI CMP, the reverse moat process has been added thus the process became complex and the defects were seriously increased. Removal rates of each thin films in STI CMP was not equal hence the devices must to be effected, that is, the damage was occurred in the device dimension in the case of excessive CMP process and the nitride film was remained on the device dimension in the case of insufficient CMP process then these defects affect the device characteristics. It was difficult that the global planarization was uniformly obtained as a pattern density when CMP process was carried out after trench was deposited by silicon dioxides in STI structure. To resolve these problems, the development of slurry for CMP with high removal rate and high selectivity between each thin films was studied then it can be prevent the reasons of many defects by simplification of process that directly apply CMP process to STI structure without the reverse moat pattern process. The defects such as remained nitride films, damage of device dimension, oxide tearing, etc. were notably decreased without the reverse moat pattern process in 0.18 ㎛ device.
As nano-scaled process technologies have been applied to the device manufacturing, global planarization technology was demanded in order to obtain the satisfactory depth of focus because process margin for the finer pattern of lithography decreased. Chemical mechanical polishing (CMP) technology for global planarization was widely researched for next generation devices as well as CMP was necessarily applied to existing fabrication of semiconductor devices. CMP is carried out by pressing a rotating wafer against a moving polishing pad on which a suitable slurry is dispensed. Trench isolation compared to LOCOS has the merits that isolation region do not penetrate the device region and no limitation of isolation length can reduce the size of devices. However, CMP process was always carried out in this STI process, the resolved problems were raised due to the complexity of process though the process margin was notably acquired in applying to fabrication of semiconductor devices. The mobile ions were created by use of slurry, the remained nitride films on device dimensions and the mechanical defects such as tearing and scratching of silicon and silicon dioxide degrade the device characteristics. It must be also considered that the problems by CMP process may be raised beforehand in the step of mask preparations. In this study, the rise of throughput and the stability in fabrication of device can be obtained by applying of CMP process to STI structure in 0.18 ㎛ semiconductor device. To employ in STI CMP, the reverse moat process has been added thus the process became complex and the defects were seriously increased. Removal rates of each thin films in STI CMP was not equal hence the devices must to be effected, that is, the damage was occurred in the device dimension in the case of excessive CMP process and the nitride film was remained on the device dimension in the case of insufficient CMP process then these defects affect the device characteristics. It was difficult that the global planarization was uniformly obtained as a pattern density when CMP process was carried out after trench was deposited by silicon dioxides in STI structure. To resolve these problems, the development of slurry for CMP with high removal rate and high selectivity between each thin films was studied then it can be prevent the reasons of many defects by simplification of process that directly apply CMP process to STI structure without the reverse moat pattern process. The defects such as remained nitride films, damage of device dimension, oxide tearing, etc. were notably decreased without the reverse moat pattern process in 0.18 ㎛ device.
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