무어의 법칙으로 대변되는 반도체의 집적도 향상의 경향을 이어가기 위해 최근 반도체를 3차원으로 집적하려는 시도가 주목을 받고 있다. 기존의 2차원 구조에 비해서 3차원 구조로 적층하게 되면 작은 폼 팩터(form factor), 성능 향상, 전기 소모량 감소 등의 여러 가지 장점이 있어 많은 관심을 받고 있다. 반도체를 3차원으로 쌓기 위한 방법은 크게 chip to chip(C2C), chip to wafer(C2W), wafer to wafer(W2W)의 3가지로 나눌 수가 있는데, 본 연구에서는 향후 대량생산을 위해 필수적인 W2W 적층 방식에 대해 연구하였다. ...
무어의 법칙으로 대변되는 반도체의 집적도 향상의 경향을 이어가기 위해 최근 반도체를 3차원으로 집적하려는 시도가 주목을 받고 있다. 기존의 2차원 구조에 비해서 3차원 구조로 적층하게 되면 작은 폼 팩터(form factor), 성능 향상, 전기 소모량 감소 등의 여러 가지 장점이 있어 많은 관심을 받고 있다. 반도체를 3차원으로 쌓기 위한 방법은 크게 chip to chip(C2C), chip to wafer(C2W), wafer to wafer(W2W)의 3가지로 나눌 수가 있는데, 본 연구에서는 향후 대량생산을 위해 필수적인 W2W 적층 방식에 대해 연구하였다. 웨이퍼 레벨 적층을 위해서 본 연구에서는 구리 TSV를 가지는 8인치 웨이퍼에 구리 범프를 형성한 후 이를 열압착 방식으로 본딩하는 방식을 적용하였다. 웨이퍼 레벨 본딩 중 각 공정단계에서 발생할 수 있는 문제점을 파악하고, 이에 대한 원인과 대책을 마련하고자 하였다. 전체적인 공정 수율에 큰 영향을 미치는 공정 단계로는 본딩 과정에서의 오정렬과 CMP 공정으로 파악되었다. CMP 공정은 구리 범프 표면의 평탄도와 구리 범프 높이 균일도에 중요한 영향을 미치는 것으로 파악되었으며, CMP의 영향을 최소화 하기위해 2단계로 CMP를 진행하는 2 step CMP를 제안하였다. 본딩 과정에서의 오정렬에 영향을 주는 요인으로 구리 범프 높이의 불균일성, 본딩 지그의 스페이서의 영향, 웨이퍼의 warpage의 3가지를 가정하고 각 요인이 실제 오정렬에 미치는 영향에 대해 실험을 진행하였다. 그 결과 본딩 지그의 스페이서가 빠지는 과정에서 발생하는 웨이퍼의 미끄러짐과 회전이 가장 큰 오정렬의 원인으로 파악되었으며, 구리 범프 높이의 불균일성의 영향은 미미한 것으로 조사되었다. 웨이퍼 warpage는 회전 및 확장 오정렬을 야기하는 것으로 파악되었으나 열팽창에 따른 확장 오정렬도 고려해야 하는 것으로 조사되었다. 성공적인 웨이퍼 레벨 본딩을 위해서는 CMP 공정의 최적화 및 본딩 과정에서의 발생하는 오정렬의 최소화가 가장 중요한 요인으로 파악되었다.
무어의 법칙으로 대변되는 반도체의 집적도 향상의 경향을 이어가기 위해 최근 반도체를 3차원으로 집적하려는 시도가 주목을 받고 있다. 기존의 2차원 구조에 비해서 3차원 구조로 적층하게 되면 작은 폼 팩터(form factor), 성능 향상, 전기 소모량 감소 등의 여러 가지 장점이 있어 많은 관심을 받고 있다. 반도체를 3차원으로 쌓기 위한 방법은 크게 chip to chip(C2C), chip to wafer(C2W), wafer to wafer(W2W)의 3가지로 나눌 수가 있는데, 본 연구에서는 향후 대량생산을 위해 필수적인 W2W 적층 방식에 대해 연구하였다. 웨이퍼 레벨 적층을 위해서 본 연구에서는 구리 TSV를 가지는 8인치 웨이퍼에 구리 범프를 형성한 후 이를 열압착 방식으로 본딩하는 방식을 적용하였다. 웨이퍼 레벨 본딩 중 각 공정단계에서 발생할 수 있는 문제점을 파악하고, 이에 대한 원인과 대책을 마련하고자 하였다. 전체적인 공정 수율에 큰 영향을 미치는 공정 단계로는 본딩 과정에서의 오정렬과 CMP 공정으로 파악되었다. CMP 공정은 구리 범프 표면의 평탄도와 구리 범프 높이 균일도에 중요한 영향을 미치는 것으로 파악되었으며, CMP의 영향을 최소화 하기위해 2단계로 CMP를 진행하는 2 step CMP를 제안하였다. 본딩 과정에서의 오정렬에 영향을 주는 요인으로 구리 범프 높이의 불균일성, 본딩 지그의 스페이서의 영향, 웨이퍼의 warpage의 3가지를 가정하고 각 요인이 실제 오정렬에 미치는 영향에 대해 실험을 진행하였다. 그 결과 본딩 지그의 스페이서가 빠지는 과정에서 발생하는 웨이퍼의 미끄러짐과 회전이 가장 큰 오정렬의 원인으로 파악되었으며, 구리 범프 높이의 불균일성의 영향은 미미한 것으로 조사되었다. 웨이퍼 warpage는 회전 및 확장 오정렬을 야기하는 것으로 파악되었으나 열팽창에 따른 확장 오정렬도 고려해야 하는 것으로 조사되었다. 성공적인 웨이퍼 레벨 본딩을 위해서는 CMP 공정의 최적화 및 본딩 과정에서의 발생하는 오정렬의 최소화가 가장 중요한 요인으로 파악되었다.
Semiconductor industry has been focusing on a device scaling for high performance, small form factor and low production costs. As a conventional device scaling becomes difficult, 3D device integration has been proposed. There are many advantages of 3D integration. The advantages are small form facto...
Semiconductor industry has been focusing on a device scaling for high performance, small form factor and low production costs. As a conventional device scaling becomes difficult, 3D device integration has been proposed. There are many advantages of 3D integration. The advantages are small form factor, high performance with shorter interconnect and reduction of power consumption, and lastly lower cost. There are three kinds of stacking methods such as chip-to-chip (C2C), chip-to-wafer (C2W), and wafer-to-wafer (W2W). In this study, the experiments were focused on W2W method for high productivity and ultimately lower cost. However, the manufacturing yield for W2W bonding is the limiting factor and this must be improved for low cost HVM. The goals of this study was to evaluate manufacturing problems of W2W Cu bonding process and to improve its productivity. 8" Si wafers were used in this experiment, and Cu metallization was done using several semiconductor processes, for example, PR patterning, sputtering, CMP, W2W bonding, grinding, and TSV fabrication. There were few processing problems resulting (1) misalignment, (2) warpage, and (3) poor bonding quality. To improve W2W Cu bonding quality, Cu surface flatness using Cu CMP was the key factor for thermo-compression Cu-to-Cu wafer bonding. To improve misalignment, bonding equipment control with spacers was an important factor in addition to an accuracy of aligner itself.
Semiconductor industry has been focusing on a device scaling for high performance, small form factor and low production costs. As a conventional device scaling becomes difficult, 3D device integration has been proposed. There are many advantages of 3D integration. The advantages are small form factor, high performance with shorter interconnect and reduction of power consumption, and lastly lower cost. There are three kinds of stacking methods such as chip-to-chip (C2C), chip-to-wafer (C2W), and wafer-to-wafer (W2W). In this study, the experiments were focused on W2W method for high productivity and ultimately lower cost. However, the manufacturing yield for W2W bonding is the limiting factor and this must be improved for low cost HVM. The goals of this study was to evaluate manufacturing problems of W2W Cu bonding process and to improve its productivity. 8" Si wafers were used in this experiment, and Cu metallization was done using several semiconductor processes, for example, PR patterning, sputtering, CMP, W2W bonding, grinding, and TSV fabrication. There were few processing problems resulting (1) misalignment, (2) warpage, and (3) poor bonding quality. To improve W2W Cu bonding quality, Cu surface flatness using Cu CMP was the key factor for thermo-compression Cu-to-Cu wafer bonding. To improve misalignment, bonding equipment control with spacers was an important factor in addition to an accuracy of aligner itself.
주제어
#3D integration wafer bonding Cu bonding Misalignment
학위논문 정보
저자
김수형
학위수여기관
서울과학기술대학교
학위구분
국내석사
학과
기계설계로봇공학과 기계설계로봇공학
지도교수
김성동
발행연도
2015
총페이지
72
키워드
3D integration wafer bonding Cu bonding Misalignment
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