3Dintegration 기술 특히 W2W integration 기술은 전자산업의 디바이스 scaling 문제를 해결하고 고성능화 소형화 추세에 맞춘 가장 핵심적인 기술 방향이다. 그러나 W2W integration 기술은 현재 가격과 생산수율의 장애를 가지고 있고, 이를 해결하기 위해서 웨이퍼 매칭, 리던던시, 다이 면적 축소, 배선 층 수 축소와 같은 디자인 연구들이 진행되고 있다. W2W integration 기술이 대량생산으로 연결되기 위해서는 우선적으로 웨이퍼 본딩, 실리콘연삭, TSV 배선 공정의 최적화가 이루어져야 하겠지만, 가격을 포함한 생산수율을 높이기 위해서는 반드시 디자인 연구가 선행되어야 하겠다.
3D integration 기술 특히 W2W integration 기술은 전자산업의 디바이스 scaling 문제를 해결하고 고성능화 소형화 추세에 맞춘 가장 핵심적인 기술 방향이다. 그러나 W2W integration 기술은 현재 가격과 생산수율의 장애를 가지고 있고, 이를 해결하기 위해서 웨이퍼 매칭, 리던던시, 다이 면적 축소, 배선 층 수 축소와 같은 디자인 연구들이 진행되고 있다. W2W integration 기술이 대량생산으로 연결되기 위해서는 우선적으로 웨이퍼 본딩, 실리콘연삭, TSV 배선 공정의 최적화가 이루어져야 하겠지만, 가격을 포함한 생산수율을 높이기 위해서는 반드시 디자인 연구가 선행되어야 하겠다.
Wafer-to-Wafer (W2W) integration technology is an emerging technology promising many benefits, such as reduced size, improved performance, reduced power, lower cost, and divergent integration. As the maturity of W2W technology progresses, new applications will become more viable. However, at present...
Wafer-to-Wafer (W2W) integration technology is an emerging technology promising many benefits, such as reduced size, improved performance, reduced power, lower cost, and divergent integration. As the maturity of W2W technology progresses, new applications will become more viable. However, at present the cost for W2W integration is still very high and both manufacturing yield and reliability issues have not been resolved yet for high volume manufacturing (HVM). Especially for WTW integration resolving compound yield issue can be a key factor for HVM. To have the full benefits of WTW integration technology more than simple wafer stacking technologies are necessary. In this paper, the manufacturing yield for W2W integration is described and the challenges of WTW integration will be discussed.
Wafer-to-Wafer (W2W) integration technology is an emerging technology promising many benefits, such as reduced size, improved performance, reduced power, lower cost, and divergent integration. As the maturity of W2W technology progresses, new applications will become more viable. However, at present the cost for W2W integration is still very high and both manufacturing yield and reliability issues have not been resolved yet for high volume manufacturing (HVM). Especially for WTW integration resolving compound yield issue can be a key factor for HVM. To have the full benefits of WTW integration technology more than simple wafer stacking technologies are necessary. In this paper, the manufacturing yield for W2W integration is described and the challenges of WTW integration will be discussed.
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성능/효과
39% 정도 향상됨을 볼 수 있다고 언급했다.11) 웨이퍼의 적층 수가 증가할수록 다이 면적이 커질수록 생산수율은 낮아 지기 마련이다. 이를 극복하기 위해서는 웨이퍼 매칭의 그룹 사이즈가 증가되어야 하고, 또한 적층하기 전에 웨이퍼의 결함 밀도 및 분표를 정확히 테스트해야 한다.
Yield”는 레이어 리던던시 없이 적층을 했을 경우의 수율을 나타낸 것이고, 나머지 값은 레이어 리던던시를 추가했을 경우의 수율 향상을 %로 보여주고 있다. 예로 n(적층 수)=6/r(레이어 리던던시 수)=2의 경우를 보면 수율은 118.79% 향상되었고, 이는 추가적인 공정 가격에도 불구하고 레이어 리던던시를 고려해볼 만한 방법이라 하겠다.
후속연구
이를 극복하기 위해서는 웨이퍼 매칭의 그룹 사이즈가 증가되어야 하고, 또한 적층하기 전에 웨이퍼의 결함 밀도 및 분표를 정확히 테스트해야 한다. 웨이퍼의 결함에 관한 정확한 테스트를 위해서 새로운 테스트 알고리즘이 또한 개발되어야 하겠다.13) Singh는 웨이퍼 매칭을 향상시키기 위해서 모든 다이가 한 방향으로 배열이 되어있는 전통적인 리소그래피 패턴(lithography pattern) 방식에서 벗어나, Figure 2에서 보듯이 다이를 웨이퍼의 사분면마다 90도로 돌려서 리소그래피 패턴을 진행하는 다이 배열 회전(rotation)을 제안했다.
질의응답
핵심어
질문
논문에서 추출한 답변
웨이퍼의 적층 수가 증가할수록 다이 면적이 커질수록 생산수율은 낮아지는 문제점을 해결하기 위해선 어떻게 해야하는가?
11) 웨이퍼의 적층 수가 증가할수록 다이 면적이 커질수록 생산수율은 낮아 지기 마련이다. 이를 극복하기 위해서는 웨이퍼 매칭의 그룹 사이즈가 증가되어야 하고, 또한 적층하기 전에 웨이퍼의 결함 밀도 및 분표를 정확히 테스트해야 한다. 웨이퍼의 결함에 관한 정확한 테스트를 위해서 새로운 테스트 알고리즘이 또한 개발되어야 하겠다.
3D integration 기술의 발전 특성은?
Figure 1에서 보듯이 3D integration 기술은 디바이스(device) scaling 없이 차세대 성능을 구현할 수 있으며, 다종 소자의 시스템화가 가능하다는 점에서 매우 중요한 기술이다. 특히 3D integration 기술은 메모리(memory) 소자의 밀도(density)와 대역폭(bandwidth)이 높아지고, 로직(logic) 소자의 속력(Speed)과 전력(power)이 급상승하는 기술 추세에 맞추어, 차세대 고성능화 소형화의 핵심기술로서 그동안 많은 연구가 진행되어 왔다.1-9) 3D integration 기술 중 wafer-to-wafer(W2W) 기술은 die-to-die(D2D) 기술이나 die-to-wafer(D2W) 기술보다 공정 가격이 저렴하고, 가장 작은 배선(interconnect) 피치(pitch)가 제조 가능하며, 또한 생산효율(throughput)이 높은 장점이 있다.
wafer-to-wafer 기술의 장점은?
특히 3D integration 기술은 메모리(memory) 소자의 밀도(density)와 대역폭(bandwidth)이 높아지고, 로직(logic) 소자의 속력(Speed)과 전력(power)이 급상승하는 기술 추세에 맞추어, 차세대 고성능화 소형화의 핵심기술로서 그동안 많은 연구가 진행되어 왔다.1-9) 3D integration 기술 중 wafer-to-wafer(W2W) 기술은 die-to-die(D2D) 기술이나 die-to-wafer(D2W) 기술보다 공정 가격이 저렴하고, 가장 작은 배선(interconnect) 피치(pitch)가 제조 가능하며, 또한 생산효율(throughput)이 높은 장점이 있다. 반면 적층된 웨이퍼의 제조 결함(defects) 테스트(test)에 어려움이 있고, 낮은 생산수율(manufacturing yield)로 W2W integration 기술의 실용화는 아직 많은 연구 개발이 필요한 상태이다.
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